一种半导体器件及其制造方法与流程

本发明属于功率半导体器件技术领域，具体涉及一种半导体器件及其制造方法。

背景技术：

恒流源是一种常用的电子设备与装置，在电子线路中使用相当普遍。恒流源通常用于保护整个电路，即使电路中出现电压不稳定或者负载电阻值变化较大的情况，仍能保证整个电路供电电流的稳定。恒流二极管(crd，constantregulatingdiode)是一种常用半导体恒流器件，把二极管作为恒流源代替普通的由晶体管、稳压管以及电阻等多个电子元件组成的恒流源，实现电路结构简单化与小型化。目前常见恒流二极管输出电流在几毫安至几十毫安之间，可用于直接驱动负载，由于具有器件体积小、器件可靠性高的特点，使其相较于传统恒流源有很大优势。另外恒流二极管的外围电路简单，使用方便，已广泛应用于自动控制、仪器仪表及保护电路等领域。但目前恒流二极管的正向击穿电压普遍位于30～100v区间内，因此存在击穿电压较低的问题，同时能提供的恒定电流值也偏低。

技术实现要素：

本发明所要解决的技术问题是针对现有技术存在的问题，提供一种半导体器件及其制造方法。

为解决上述技术问题，本发明实施例提供一种半导体器件，由多个结构相同的元胞以叉指方式连接形成，所述元胞结构包括第二导电类型轻掺杂衬底、第一导电类型轻掺杂外延层、氧化介质层、金属阴极、金属阳极和背面金属电极；第一导电类型轻掺杂外延层中具有扩散第二导电类型阱区、第一导电类型耗尽型沟道区、第一重掺杂区、第二重掺杂区和第三重掺杂区，第一重掺杂区和第三重掺杂区为第一导电类型，第二重掺杂区为第二导电类型；

所述第一导电类型轻掺杂外延层位于第二导电类型轻掺杂衬底上方，扩散第二导电类型阱区设置在第一导电类型轻掺杂外延层中，第一导电类型耗尽型沟道区位于第一导电类型轻掺杂外延层的上层，第一重掺杂区和第二重掺杂区并排位于扩散第二导电类型阱区的部分上层；第三重掺杂区位于所述第一导电类型轻掺杂外延层的上层一侧；

氧化介质层位于第一重掺杂区的第一部分和部分第一导电类型耗尽型沟道区上；金属阴极位于第一重掺杂区的第二部分、第二重掺杂区的第一部分和氧化介质层上；金属阳极位于第三重掺杂区的第一部分上；所述第一重掺杂区与第二重掺杂区短接，并与金属阴极形成欧姆接触，所述第三重掺杂区与金属阳极形成欧姆接触；

氧化介质层还位于第二重掺杂区的第一部分和第三重掺杂区的第一部分之间的第一导电类型轻掺杂外延层上；背面金属电极位于第二导电类型轻掺杂衬底的下方。

本发明的有益效果是：本发明的半导体器件在外延层中注入推结形成阱区，在阱区表面与两阱区中间分别形成耗尽型沟道和jfet导电沟道，双沟道的形式提升了器件恒流效果和动态阻抗值，并且采用与沟道掺杂类型相反的衬底，对沟道起辅助耗尽作用，加快jfet导电沟道耗尽，夹断电压控制在4v以下，从而获得更优恒流特性和更高的耐压。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，金属阴极与金属阳极沿着氧化介质层的表面延伸形成场板结构。

采用上述进一步方案的有益效果是：使器件达到更好的恒流特性与更高的正向耐压值。

进一步的，还包括第二导电类型掺杂区，第二导电类型掺杂区位于第三重掺杂区和扩散第二导电类型阱区之间，且位于第一导电类型轻掺杂外延层的表层，第二导电类型掺杂区的两端位于金属阴极和金属阳极的下方。

采用上述进一步方案的有益效果是：加快第一导电类型轻掺杂外延层的耗尽速度，实现更好的恒流能力与更高的击穿电压。

进一步的，还包括第二导电类型掺杂区，第二导电类型掺杂区位于第三重掺杂区和扩散第二导电类型阱区之间，且位于第一导电类型轻掺杂外延层中，第二导电类型掺杂区的两端位于金属阴极和金属阳极的下方。

采用上述进一步方案的有益效果是：加快第一导电类型轻掺杂外延层的耗尽速度，实现更好的恒流能力与更高的击穿电压。

进一步的，还包括埋氧化层，埋氧化层位于第二导电类型轻掺杂衬底和第一导电类型轻掺杂外延层之间，且将所述第三重掺杂区的掺杂类型替换为第二导电类型，形成第四重掺杂区。

采用上述进一步方案的有益效果是：本发明的半导体器件为双极型器件，电流密度较单极型器件大；由于有两种载流子参与导电，在相同的阳极电压下不仅电流密度高，且更容易快速达到饱和状态，具有较小的夹断电压；金属阳极与阴极向两侧延伸形成场板结构，缓解了由第四重掺杂区、第一导电类型轻掺杂外延层及扩散第二导电类型阱区所形成的寄生pnp晶体管的横向穿通问题，又保证了器件较好的恒流特性；考虑到纵向寄生pnp晶体管的穿通问题，采用soi硅片结构，在第二导电类型轻掺杂衬底与第一导电类型轻掺杂外延层之间设置有埋氧化层，完全杜绝了纵向寄生管漏电问题。

进一步的，所述半导体器件所采用的材料为硅或者碳化硅。

进一步的，所述第一导电类型为n型，所述第二导电类型为p型；或者所述第一导电类型为p型，所述第二导电类型为n型。

为解决上述技术问题，本发明实施例还提供一种半导体器件的制造方法，包括以下步骤：

选用第二导电类型轻掺杂硅片作为第二导电类型轻掺杂衬底，采用外延工艺，在所述衬底上形成第一导电类型轻掺杂外延层；

在第一导电类型轻掺杂外延层中间隔的形成扩散第二导电类型阱区；

在间隔形成的扩散第二导电类型阱区的两侧形成第二导电类型掺杂区；

采用离子注入工艺，在整个第一导电类型轻掺杂外延层表面进行离子注入，形成第一导电类型耗尽型沟道区；

在扩散第二导电类型阱区的部分上层和第一导电类型轻掺杂外延层的上层两端分别形成第一重掺杂区与第三重掺杂区；

在扩散第二导电类型阱区的上层中，且在第一重掺杂区的一侧形成第二重掺杂区；

在第一导电类型轻掺杂外延层上形成氧化介质层；光刻并刻蚀所述氧化介质层形成欧姆孔，淀积铝金属并反刻，形成金属阴极与金属阳极；

在氧化介质层、金属阴极与金属阳极上淀积钝化层，刻蚀pad孔；

在衬底下方背注金属，形成背面金属电极。

本发明的有益效果是：本发明的半导体器件在外延层中注入推结形成阱区，在阱区表面与两阱区中间分别形成耗尽型沟道和jfet导电沟道，双沟道的形式提升了器件恒流效果和动态阻抗值，并且采用与沟道掺杂类型相反的衬底，对沟道起辅助耗尽作用，加快jfet导电沟道耗尽，夹断电压控制在4v以下，从而获得更优恒流特性和更高的耐压。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，通过多次离子注入形成扩散第二导电类型阱区，其中，后一次离子注入的能量与剂量低于前一次离子注入的能量与剂量。

采用上述进一步方案的有益效果是：减弱表面沟道与扩散阱区杂质补偿程度，降低表面耗尽沟道与jfet导电沟道过渡区域宽度，易于表面沟道夹断，降低夹断电压，提升器件恒流特性。

进一步的，在形成扩散第二导电类型阱区之前，还包括步骤：在有源区上进行场氧氧化处理，形成场氧。

采用上述进一步方案的有益效果是：通过将第二导电类型阱区做在场氧过程之后，可以使阱区经受较短热过程，减少杂质横向扩散长度。

附图说明

图1(a)-图1(e)为本发明第一至第五实施例的一种半导体器件的剖面结构示意图；

图2为本发明第三实施例的一种半导体器件的元胞结构示意图；

图3为本发明第三实施例的一种半导体器件的元胞工艺仿真示意图；

图4为本发明第三实施例的一种半导体器件的电流-电压曲线图；

图5(a)-图5(f)为本发明第六实施例的一种半导体器件的制造方法的工艺流程示意图；

图6(a)-图6(f)为本发明第六实施例的一种半导体器件的制造过程对应的工艺仿真图。

附图中，各标号所代表的部件列表如下：

c(1)、c(2)…c(i)为元胞结构，i为正整数，表示元胞个数，1、第二导电类型轻掺杂衬底，2、第一导电类型轻掺杂外延层，3、扩散第二导电类型阱区，4、第二导电类型掺杂区，5、第一重掺杂区，6、第二重掺杂区，7、第三重掺杂区，8、第一导电类型耗尽型沟道区，9、第四重掺杂区，10、氧化介质层，11、金属阴极，12、金属阳极，13、背面金属电极，14、埋氧化层。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

如图1(a)所示，本发明第一实施例提供的一种半导体器件，由多个结构相同的元胞以叉指方式连接形成，所述元胞结构包括第二导电类型轻掺杂衬底1、第一导电类型轻掺杂外延层2、氧化介质层10、金属阴极11、金属阳极12和背面金属电极13；第一导电类型轻掺杂外延层2中具有扩散第二导电类型阱区3、第一导电类型耗尽型沟道区8、第一重掺杂区5、第二重掺杂区6和第三重掺杂区7，第一重掺杂区5和第三重掺杂区7为第一导电类型，第二重掺杂区6为第二导电类型；

所述第一导电类型轻掺杂外延层2位于第二导电类型轻掺杂衬底1上方，扩散第二导电类型阱区3设置在第一导电类型轻掺杂外延层2中，第一导电类型耗尽型沟道区8位于第一导电类型轻掺杂外延层2的上层，第一重掺杂区5和第二重掺杂区6并排位于扩散第二导电类型阱区3的部分上层；第三重掺杂区7位于所述第一导电类型轻掺杂外延层2的上层一侧；

氧化介质层10位于第一重掺杂区5的第一部分和部分第一导电类型耗尽型沟道区8上；金属阴极11位于第一重掺杂区5的第二部分、第二重掺杂区6的第一部分和氧化介质层10上；金属阳极12位于第三重掺杂区7的第一部分上；所述第一重掺杂区5与第二重掺杂区6短接，并与金属阴极11形成欧姆接触，所述第三重掺杂区7与金属阳极12形成欧姆接触；

氧化介质层10还位于第二重掺杂区6的第一部分和第三重掺杂区7的第一部分之间的第一导电类型轻掺杂外延层2上；背面金属电极13位于第二导电类型轻掺杂衬底1的下方。

上述实施例中，本发明的半导体器件在外延层中注入推结形成阱区，在阱区表面与两阱区中间分别形成耗尽型沟道和jfet导电沟道，双沟道的形式提升了器件恒流效果和动态阻抗值，并且采用与沟道掺杂类型相反的衬底，对沟道起辅助耗尽作用，加快jfet导电沟道耗尽，夹断电压控制在4v以下，从而获得更优恒流特性和更高的耐压。

所述元胞的个数i可根据具体恒定电流值的需求进行调整。扩散第二导电类型阱区3结深、相互之间的距离以及注入剂量可根据器件恒流值与夹断电压的要求进行调节，使得器件设计的灵活性极大提高，另外，通过控制耗尽型沟道8的注入剂量与能量进行调节器件的电流能力。

下面以第一导电类型为n型，第二导电类型为p型来介绍本发明的工作原理，此时，扩散第二导电类型阱区3为扩散p型阱区，第一导电类型耗尽型沟道区8为n型耗尽型沟道区，具有第一导电类型的第一重掺杂区5为第一n型重掺杂区，具有第二导电类型的第二重掺杂区6为第二p型重掺杂区，具有第一导电类型的第三重掺杂区7为第三n型重掺杂区，第一导电类型轻掺杂外延层2为n型轻掺杂外延层。本发明的工作原理如下：

所述半导体器件是由c(1)、c(2)…c(i)相同的元胞以叉指方式连接得到的，元胞的个数i可以根据具体的电流能力需求进行调节。本发明通过在扩散p型阱区表面调沟注入磷离子，使表面补偿形成n型耗尽型沟道区，再依次注入形成第一n型重掺杂区和第三n型重掺杂区以及第二p型重掺杂区。进行表面调沟注入前，通过在n型轻掺杂外延层的上方注入p型掺杂区，用以更好地提升器件恒流特性及击穿电压。调节调沟注入磷离子剂量及扩散p型阱区距离可使沟道区实现较小的夹断电压；耗尽型沟道区在夹断以后，随着阳极电压的增加，沟道内载流子速度达到饱和，在到达夹断点时，被耗尽区强电场扫入第一n型重掺杂区5之中，此后电流不再随阳极电压增大而增大，实现较好恒流能力；此外，调整扩散p型阱区的注入能量和推结时间，使垂直沟道与表面耗尽沟道区实现同时夹断，可进一步提升器件恒流特性；电流值大小可通过调整调沟注入磷离子剂量、耗尽型沟道区长度以及扩散p型阱区剂量进行调节；金属阴极11与金属阳极12可以向两侧延伸形成场板结构，金属场板长度可调节，结合p型掺杂区与共同辅助耗尽外延层，实现器件较高的正向击穿电压。

本发明的半导体器件的金属阳极12连接高电位，金属阴极11连接低电位，扩散p型阱区与n型轻掺杂外延层之间形成耗尽层，两元胞扩散p型阱区之间未耗尽区域形成垂直沟道，随着阳极电压增大，耗尽层不断向中间扩展，耗尽层的展宽导致导电沟道区域变窄。沟道在未夹断前，其特性相当于一个半导体电阻，电流随着电压的增大而增大，此时器件状态工作于线性区；当阳极电压继续增大到两侧的耗尽层相互接触时，沟道区域被夹断，此时的阳极电压称为夹断电压，沟道夹断后，继续增加阳极电压，夹断点随阳极电压的增大变化缓慢，器件电流增大速度变缓，此时器件工作在过渡区域；随后再增加阳极电压，夹断点与电流值都基本不再变化，器件工作在恒流区。在此过程中，位于扩散p型阱区表面的耗尽型沟道区的两端由于也存在压降，因此也会有类似的夹断过程，通过合理调整扩散p型阱区间距、注入剂量以及推结时间等，可实现表面耗尽沟道与垂直沟道的同时夹断，电流不随电压的变化而变化，大大提升器件的恒流特性。

如图1(b)所示，本发明第二实施例提供的一种半导体器件，是在本发明第一实施例的基础上，使金属阴极11与金属阳极12沿着氧化介质层10的表面延伸形成场板结构。该结构中，场板长度可调节，可有效屏蔽介质槽底部拐角处高电场峰值，优化器件体内电场分布，并且第一导电类型轻掺杂外延层2的厚度以及浓度也可调节，使器件达到更好的恒流特性与更高的正向耐压值。

如图1(c)和图2所示，本发明第三实施例提供的一种半导体器件，是在本发明第二实施例的基础上，还包括第二导电类型掺杂区4，第二导电类型掺杂区4位于第三重掺杂区7和扩散第二导电类型阱区3之间，且位于第一导电类型轻掺杂外延层2的表层，第二导电类型掺杂区4的两端位于金属阴极11和金属阳极12的下方。

上述实施例可加快第一导电类型轻掺杂外延层2的耗尽速度，实现更好的恒流能力与更高的击穿电压。

其中金属阴极11、金属阳极12以及第二导电类型掺杂区4的长度及相对位置均可调节，以实现器件良好的恒流能力与不同耐压值。

如图1(d)所示，本发明第四实施例提供的一种半导体器件，是在本发明第二实施例的基础上，还包括第二导电类型掺杂区4，第二导电类型掺杂区4位于第三重掺杂区7和扩散第二导电类型阱区3之间，且位于第一导电类型轻掺杂外延层2中，第二导电类型掺杂区4的两端位于金属阴极11和金属阳极12的下方。

上述实施例中，加快第一导电类型轻掺杂外延层2的耗尽速度，实现更好的恒流能力与更高的击穿电压。

如图1(e)所示，本发明第五实施例提供的一种半导体器件，是在本发明第三实施例的基础上，还包括埋氧化层14，埋氧化层14位于第二导电类型轻掺杂衬底1和第一导电类型轻掺杂外延层2之间，且将所述第三重掺杂区7的掺杂类型替换为第二导电类型，形成第四重掺杂区9。

该结构中的半导体器件为双极型器件，电流密度较单极型器件大；由于有两种载流子参与导电，在相同的阳极电压下不仅电流密度高，且更容易快速达到饱和状态，具有较小的夹断电压；金属阳极与阴极向两侧延伸形成场板结构，缓解了由第四重掺杂区9、第一导电类型轻掺杂外延层2及扩散第二导电类型阱区3所形成的寄生pnp晶体管的横向穿通问题，又保证了器件较好的恒流特性；考虑到纵向寄生pnp晶体管的穿通问题，采用soi硅片结构，在第二导电类型轻掺杂衬底1与第一导电类型轻掺杂外延层2之间设置有埋氧化层14，完全杜绝了纵向寄生管漏电问题。

所述半导体器件由多个相同的元胞叉指连接形成，其中相邻的第三重掺杂区7或者第四重掺杂区9共用，相邻的扩散第二导电类型阱区3间距可根据对恒流值与夹断电压的需求进行调节。

可选地，所述半导体器件所采用的材料为硅或者碳化硅。

可选地，所述第一导电类型为n型，所述第二导电类型为p型；或者所述第一导电类型为p型，所述第二导电类型为n型。

借助于tsuprem4与medici仿真软件对本发明第三实施例的半导体器件的元胞结构进行器件仿真，如图3所示，以第一导电类型为n型，第二导电类型为p型，正向耐压为460v，电流约为2.6e-5a/μm的半导体器件为例说明仿真参数：初始硅片厚度约为250μm，p型轻掺杂衬底的浓度为3.6e14cm^-3，n型轻掺杂外延层的浓度为2.5e15cm^-3，厚度约为10.8μm，扩散p型阱区注入硼，注入剂量为2.5e13cm^-2，注入能量为80kev，推结时间为500分钟，其宽度约为9.0μm左右，相邻的两个扩散p型阱区的距离为4.0μm；p型掺杂区也注入硼，注入能量为1150kev，注入剂量为1.75e12cm^-2；用作欧姆接触的第一n型重掺杂区和第三n型重掺杂区注入磷，注入剂量为4.0e15cm^-2，注入能量为60kev，同样用于欧姆接触的第二p型重掺杂区注入硼，注入剂量为4.0e15cm^-2，注入能量为60kev；耗尽型沟道区的长度在3.5μm左右；扩散p型阱区与第三n型重掺杂区的距离为35μm；金属阴极11与金属阳极12的厚度为2.5μm，所形成的场板长度可做相应调整；阴极部分第一n型重掺杂区、耗尽型沟道区及jfet区域上方的氧化层厚度为0.8um。

如图4所示，经计算可以得出器件的夹断电压在4v以下，夹断电压可通过调节扩散p型阱区的注入剂量、两相邻扩散p型阱区间距、n型轻掺杂外延层浓度以及调沟注入剂量等进行控制；从图中还可以看出，当达到恒流区之后，器件电流基本保持恒定值，具有很好的恒流特性。

如图5(a)-5(f)以及图6(a)-6(f)所示，本发明的第六实施例提供的一种半导体器件的制造方法，包括以下步骤：

选用第二导电类型轻掺杂硅片作为第二导电类型轻掺杂衬底1，采用外延工艺，在所述衬底上形成第一导电类型轻掺杂外延层2；

在第一导电类型轻掺杂外延层2中间隔的形成扩散第二导电类型阱区3；

在间隔形成的扩散第二导电类型阱区3的两侧形成第二导电类型掺杂区4；

采用离子注入工艺，在整个第一导电类型轻掺杂外延层2表面进行离子注入，形成第一导电类型耗尽型沟道区8；

在扩散第二导电类型阱区3的部分上层和第一导电类型轻掺杂外延层2的上层两端分别形成第一重掺杂区5与第三重掺杂区7；

在扩散第二导电类型阱区3的上层中，且在第一重掺杂区5的一侧形成第二重掺杂区6；

在第一导电类型轻掺杂外延层2上形成氧化介质层10；光刻并刻蚀所述氧化介质层10形成欧姆孔，淀积铝金属并反刻，形成金属阴极11与金属阳极12；

在氧化介质层10、金属阴极11与金属阳极12上淀积钝化层，刻蚀pad孔；

在衬底下方背注金属，形成背面金属电极13。

上述实施例中，本发明的半导体器件在外延层中注入推结形成阱区，在阱区表面与两阱区中间分别形成耗尽型沟道和jfet导电沟道，双沟道的形式提升了器件恒流效果和动态阻抗值，并且采用与沟道掺杂类型相反的衬底，对沟道起辅助耗尽作用，加快jfet导电沟道耗尽，夹断电压控制在4v以下，从而获得更优恒流特性和更高的耐压。

其中，在进行扩散第二导电类型阱区3注入前，进行预氧处理，再采用光刻工艺，并通过离子注入和高温推结处理形成扩散第二导电类型阱区3，之后刻蚀去除多余的氧化层，多余的氧化层为经过预氧处理产生的氧化层以及在所述高温推结处理的过程中，在器件表面生长出来的氧化层。此时，离子注入能量为80kev，高温推结时间约为500分钟；

在进行第一重掺杂区5与第三重掺杂区7注入前，进行预氧处理，然后采用光刻工艺，再通过离子注入工艺注入第一导电类型杂质，从而形成第一重掺杂区5与第三重掺杂区7，采用光刻工艺，再通过离子注入工艺注入第二导电类型杂质，从而形成第二重掺杂区6，然后刻蚀去除多余的氧化层，多余的氧化层为经过预氧处理产生的氧化层；

采用离子注入工艺形成第二导电类型掺杂区4，而后进行快速热退火工艺，持续时间约20秒；

在形成扩散第二导电类型阱区3、第一导电类型耗尽型沟道区8、第一重掺杂区5与第三重掺杂区7之前，对器件进行预氧处理，防止后续杂质注入带来的损伤。所述氧化介质层10为致密氧化物。

另外，第二导电类型掺杂区4与耗尽型沟道区8的注入顺序可互换。第一重掺杂区5与第二重掺杂区6注入顺序可互换。

可选地，通过多次离子注入形成扩散第二导电类型阱区3，其中，后一次离子注入的能量与剂量低于前一次离子注入的能量与剂量。

上述实施例减弱表面沟道与扩散阱区杂质补偿程度，降低表面耗尽沟道与jfet导电沟道过渡区域宽度，易于表面沟道夹断，降低夹断电压，提升器件恒流特性。其中，后续可经过较短时间的推阱过程而形成。

其中，扩散第二导电类型阱区3的注入能量、注入剂量及阱区间距可进行适当调整，以获得适宜的结深和两扩散第二导电类型阱区3之间的距离，使得垂直沟道与表面耗尽沟道区8同时夹断，提升了半导体器件的恒流特性。

可选地，在形成扩散第二导电类型阱区3之前，还包括步骤：在有源区上进行场氧氧化处理，形成场氧。

上述实施例通过将第二导电类型阱区3做在场氧过程之后，可以使阱区经受较短热过程，减少杂质横向扩散长度。

所述形成场氧的步骤具体为：进行硅片初始氧化并淀积si3n4，通过光刻和刻蚀工艺刻蚀有源区，进行场氧氧化，而后刻蚀去除si3n4及多余氧化层；

此外，在扩散p型阱区3注入后可暂不进行推阱，利用后续场氧化工艺一起实现推结和场氧生长步骤。

本发明所提出的半导体器件采用第二导电类型轻掺杂衬底，能够起到辅助耗尽两元胞扩散第二导电类型阱区之间jfet区域及其下方区域的作用，加快jfet导电沟道耗尽，实现较低的夹断电压；在制造工艺上采用更高能量注入扩散第二导电类型阱区，同时缩短高温推结时间，减弱表面耗尽沟道与扩散第二导电类型阱区杂质补偿程度，降低表面耗尽沟道与jfet导电沟道过渡区域宽度，易于表面沟道夹断，提升器件恒流能力；位于第一导电类型轻掺杂外延层上方的第二导电类型掺杂区与衬底、金属场板共同辅助耗尽外延层，延长电流路径，实现更好的恒流能力与更高的击穿电压。

本发明半导体器件金属场板的长度、两元胞扩散第二导电类型阱区间距、第二导电类型掺杂区的深度与掺杂剂量，以及场板与第二导电类型掺杂区相对位置均可进行调节，以实现较低的夹断电压，更好的恒流效果和满足具体的耐压需求，增加器件设计的灵活性。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。