半导体器件及其形成方法
【技术领域】
[0001] 本发明涉及半导体制造领域，特别涉及一种半导体器件及其形成方法。
【背景技术】
[0002] 刻蚀工艺为半导体制造领域中常用工艺之一。刻蚀工艺中，常采用光刻胶作为掩 模。但是随着半导体器件尺寸的逐渐减小，在曝光时容易引起光的散射，从而使形成的光刻 胶图形与原设计相比存在偏差。因此，半导体刻蚀中更多的是采用硬掩模，以光刻胶为掩模 刻蚀硬掩模，再以硬掩模为掩模刻蚀形成器件。器件形成后，再去除硬掩模。
[0003] 参考图1至图2,示出了现有技术中一种半导体器件形成方法的示意图。此处，以 形成嵌入式闪存为例进行说明。
[0004] 如图1所不，提供衬底10,所述衬底10包括存储区a和外围区b。在所述衬底10 内形成有多个隔离结构11，位于所述存储区a和外围区b交界处的隔离结构把所述衬底1 分为存储区衬底l〇a和外围区衬底10b。所述存储区衬底10a上依次形成有存储区浮栅层 12a和存储区控制栅层13a。在所述存储区控制栅层13a上形成有存储区掩膜层14a。在所 述存储区a内还形成有互连结构15,所述互连结构贯穿所述存储区掩膜层14a、存储区控制 栅层13a以及存储区浮栅层12a。所述外围区衬底10b上依次形成有外围区浮栅层12b和 外围区掩膜层14b。
[0005] 如图2所示，去除所述外围区掩模层14b和外围区浮栅层12b，露出所述外围区衬 底10b和外围区内的隔离结构11的顶部。
[0006] 然而，采用现有技术形成的半导体器件，在去除所述外围区掩模层14b的同时，存 储区的掩模层14a也容易被去除，从而在外围电路制造过程中，存储区内器件受到损伤。
【发明内容】
[0007] 本发明解决的问题是提供一种半导体器件及其形成方法，去除外围区膜层的同时 保持存储区不受影响，从而在外围区电路制造过程中，保护存储区器件。
[0008] 为解决上述问题，本发明提供一种半导体器件形成方法，包括：
[0009] 提供衬底，所述衬底包括存储区和外围区，所述存储区用于形成存储单元，所述外 围区用于形成外围电路；
[0010] 在存储区的衬底上形成存储区掩模层；
[0011] 在存储区的衬底上形成围绕所述存储区掩模层的保护环；
[0012] 在外围区的衬底上依次形成外围区浮栅层和外围区掩模层；
[0013] 在所述存储区掩模层、保护环以及外围区掩模层上形成保护层，位于存储区的保 护层为存储区保护层，位于外围区的保护层为外围区保护层；
[0014] 依次去除所述外围区保护层、所述外围区掩模层以及外围区浮栅层，露出外围区 的衬底。
[0015] 可选的，所述存储区掩模层和所述外围区掩模层的材料相同。
[0016] 可选的，所述保护层材料为氧化硅。
[0017] 可选的，所述保护层厚度在4〇〇A?到1 〇〇〇人范围内。
[0018] 可选的，形成所述保护层的步骤包括：采用化学气相沉积、原子层沉积或炉管的方 式形成所述保护层。
[0019] 可选的，所述衬底中还形成有隔离结构，位于所述存储区和所述外围区交界处的 隔离结构将所述衬底分隔为存储区衬底和外围区衬底；所述去除所述外围区保护层、所述 外围区掩模层以及外围区浮栅层的步骤包括：去除所述外围区保护层和部分厚度的外围区 掩模层；去除剩余的外围区掩模层，露出所述外围区浮栅层和所述隔离结构的顶部；去除 所述外围区浮栅层，露出所述外围区衬底。
[0020] 可选的，采用干法刻蚀的方法去除所述外围区保护层和部分厚度的外围区掩模 层。
[0021] 可选的，采用湿法刻蚀去除剩余的外围区掩模层。
[0022] 可选的，所述采用湿法刻蚀去除剩余的外围区掩模层的步骤包括：采用热磷酸刻 蚀去除剩余的外围区掩模层。
[0023] 可选的，所述去除所述外围区浮栅层的步骤包括：采用各向同性干法刻蚀去除所 述外围区浮栅层，露出所述外围区衬底。
[0024] 可选的，在提供衬底之后，所述形成方法还包括：在衬底中形成隔离结构，位于所 述存储区和所述外围区交界处的所述隔离结构将所述衬底分为存储区衬底和外围区衬底； 在存储区衬底上依次形成存储区浮栅层和存储区控制栅层；形成存储区掩模层的步骤包 括：在所述存储区控制栅层上形成所述存储区掩模层；之后，以所述存储区掩模层为掩模 刻蚀所述存储区浮栅层和存储区控制栅层，在所述存储区控制栅层和所述存储区浮栅层上 形成露出衬底的第一开口，并在存储区和外围区交界处形成露出隔离结构且围绕所述存储 区的第二开口，所述第二开口的宽度小于所述第一开口的宽度；在所述第一开口的侧壁上 形成第一侧墙，并在所述第二开口的侧壁上形成第二侧墙；在形成有第一侧墙的第一开口 中填充导电材料，形成第一导电结构，所述第一导电结构与所述第一侧墙构成所述互连结 构；在形成有第二侧墙的第二开口中填充导电材料，形成第二导电结构；所述第二导电结 构与所述第二侧墙构成所述保护环。
[0025] 可选的，所述保护环的宽度小于所述互连结构的宽度。
[0026] 可选的，所述互连结构与所述保护环的宽度差值在100nm以内。
[0027] 可选的，所述保护环的宽度为200nm?400nm。
[0028] 本发明还提供一种半导体器件，其特征在于，包括：
[0029] 衬底，所述衬底包括存储区，所述存储区用于形成存储单元；
[0030] 位于存储区衬底上的存储区掩模层，所述存储区掩模层用于在存储区衬底上形成 所述存储单元时作为掩模；
[0031] 位于所述存储区衬底上，围绕所述存储区掩模层的保护环。
[0032] 可选的，所述衬底还包括外围区；
[0033] 所述衬底中形成有隔离结构，位于所述存储区和外围区交界处的隔离结构将所述 衬底分为存储区衬底和外围区衬底；
[0034] 依次位于所述存储区衬底上的存储区浮栅层和存储区控制栅层；
[0035] 所述存储区掩模层位于所述存储区控制栅层上；
[0036] 形成于存储区控制栅层和存储区浮栅层中的第一开口，以及形成于存储区边界处 的隔离结构上且围绕所述存储区的第二开口，所述第二开口的宽度小于所述第一开口的宽 度；
[0037] 形成于所述第一开口的侧壁上的第一侧墙，填充于所述第一开口中的第一导电结 构，由第一导电结构和第一侧墙构成的互连结构；
[0038] 形成于所述第二开口的侧壁上的第二侧墙，填充于所述第二开口中的第二导电材 料，由第二导电结构和第二侧墙构成的保护环。
[0039] 可选的，所述第二侧墙与所述第一侧墙材料相同，所述第二导电材料与所述第一 导电材料相同。
[0040] 可选的，所述保护环的宽度小于所述互连结构的宽度。
[0041] 可选的，所述互连结构与所述保护环的宽度差值在l〇〇nm以内。
[0042] 可选的，所述保护环的宽度为200nm?400nm。
[0043] 与现有技术相比，本发明的技术方案具有以下优点：
[0044] 本发明中，在半导体器件中设置包围存储区的保护层和保护环，这样在去除外围 区衬底上膜层的过程中，所述保护层和保护环可以起到保护存储区的作用，从而可以使存 储区不受外围区刻蚀工艺的影响，避免了存储区掩模层在外围区刻蚀工艺中一起被去除的 问题，能够有效扩大去除外围区衬底上膜层工艺的刻蚀窗口，提高了器件制造的良品率，降 低了器件制造成本。
【附图说明】
[0045] 图1和图2是一种现有技术形成半导体器件的示意图；
[0046] 图3至图7是本发明所提供半导体器件的形成方法一实