非晶硅沟道层、薄膜晶体管及沟道层的形成方法
【技术领域】
[0001]本发明涉及一种晶体管的结构及其制造方法，特别是涉及一种用于薄膜晶体管的非晶硅沟道层、薄膜晶体管及沟道层的形成方法。
【背景技术】
[0002]Thin Film Transistor (薄膜场效应晶体管)，是指液晶显示器上的每一液晶象素点都是由集成在其后的薄膜晶体管来驱动。从而可以做到高速度高亮度高对比度显示屏幕信息。薄膜晶体管属于有源矩阵液晶显示器，是目前最好的LCD彩色显示设备之一，其效果接近CRT显示器，是现在笔记本电脑和台式机上的主流显示设备。薄膜晶体管的每个像素点都是由集成在自身上的薄膜晶体管来控制，是有源像素点。因此，不但速度可以极大提高，而且对比度和亮度也大大提高了，同时分辨率也达到了较高水平。
[0003]薄膜晶体管主要是有源极、漏极、栅极、有源层、栅绝缘层及其管体构成，其中有源层和栅绝缘层是决定薄膜晶体管性能的两个关键层。根据有源层的材料不同，可以将薄膜晶体管分为非晶硅薄膜晶体管(Si薄膜晶体管)、有机薄膜晶体管(O薄膜晶体管)和氧化锌薄膜晶体管(ZnO薄膜晶体管)，其中非晶硅薄膜晶体管可分为单晶硅薄膜晶体管(C-Si薄膜晶体管)、非晶硅薄膜晶体管(a-Si薄膜晶体管)、多晶硅薄膜晶体管(p-Si薄膜晶体管)。目前，非晶硅薄膜晶体管使用较多的是多晶硅薄膜晶体管和非晶硅薄膜晶体管。
[0004]非晶硅薄膜晶体管(a-Si薄膜晶体管)以a-Si为半导体有源层。图2是a_S1:H薄膜晶体管典型结构图。器件有源层中通常含有大量的悬挂键，载流子的迁移率很低，一般小于Icm2W1 S-1,通常进行氢化处理以提高迁移率(氢化后a-S1:H薄膜晶体管Xa-Si = H薄膜晶体管制作温度底，可用玻璃为基底，并具有大面积均匀性、能实现大面积彩色显示、具有大容量、高像质显示性能，但光敏退化性严重，需要加掩膜层。a-Si材料由于结构的无序性，内部含有大量的悬挂键等缺陷态，对于制作器件非常不利。PECVD法沉积的a-Si内部含有H原子，H原子钝化了大部分的悬挂键，降低材料中的缺陷态，明显提升了 a-Si材料的品质。但在PECVD法沉积的a-Si中，由于在制备过程中难以避免的会产生各种污染，其中O、N等元素污染是一个重要部分。很多研究显示O、N污染易在材料中形成类施主掺杂，使材料费米能级上升，靠近导带，导致暗电导率上升(如图5a)。对于常用的η型a-Si薄膜晶体管器件，沟道层激活能的下降意味着同源漏势垒的降低，器件体漏电流升高。
[0005]其中，漏电流是薄膜晶体管器件的一个重要参数，高的漏电流会造成画面闪烁、灰阶下降、对比度降低等不良。在保证开态电流的同时降低关态电流对显示器件非常重要，也是显示行业一直追求的目标。
【发明内容】
[0006]为了解决上述现有技术的不足，本发明提供一种用于薄膜晶体管的掺杂有硼(B)的非晶硅沟道层，被掺入非晶硅材料中的硼原子电离后释放空穴，该空穴同非晶硅材料中施主缺陷态产生的电子复合，从而降低其电子密度，其暗电导率和电子激活能均低于未掺杂硼的非晶硅沟道层，一种包括该掺杂硼的非晶硅沟道层的薄膜晶体管及它们的制造方法。
[0007]本发明所要解决的技术问题通过以下技术方案予以实现:
一种用于薄膜晶体管包含掺杂硼的非晶硅沟道层，其中，掺杂硼的非晶硅沟道层的暗电导率和电子激活能均低于未掺杂硼的非晶硅沟道层，薄膜晶体管为η型薄膜晶体管。
[0008]优选地，掺杂硼的非晶硅沟道层用到的含硼气体为H2稀释的三甲基硼或乙硼烷气体。
[0009]优选地，含硼气体体积与硅源气体体积比为2.0*10_4~2.0*10_3。
[0010]一种薄膜晶体管，包括:
栅电极和上述任一沟道层，配置于所述基板上；
栅绝缘层，配置于所述栅电极和沟道层之间；
源电极和漏电极，分别接触所述沟道层的两侧。
[0011 ] 优选地，栅电极设在沟道层的上方。
[0012]优选地，还包括一保护层，其配置于所述栅绝缘层和栅电极上。
[0013]优选地，栅电极设在沟道层的下方。
[0014]优选地，还包括一保护层，其配置于所述栅绝缘层、沟道层、源电极和漏电极上。
[0015]一种用于薄膜晶体管包含掺杂硼的非晶硅沟道层的形成方法，包括:
提供一半导体材料层，其用于形成沟道，该半导体材料层为掺杂硼的非晶硅层；
图案化所述半导体材料层以形成非晶硅沟道层；
其中掺杂硼的非晶硅沟道层的暗电导率和电子激活能均低于未掺杂硼的非晶硅沟道层。
[0016]优选地，掺杂硼的非晶硅沟道层用到的含硼气体为H2稀释的三甲基硼或乙硼烷气体。
[0017]优选地，含硼气体体积与硅源气体体积比为2.0*10_4~2.0*10_3。
[0018]一种薄膜晶体管的制造方法，包括:
在基板上通过上述沟道层形成方法形成沟道层；
在沟道层上形成源电极和漏电极，所述源电极和漏电极分别接触沟道层的两侧；
在源电极和漏电极上形成栅绝缘层，并覆盖沟道层暴露的部分；
在栅绝缘层上形成栅电极。
[0019]优选地，还包括在栅绝缘层和栅电极上形成一保护层。
[0020]一种薄膜晶体管的制造方法，包括:
在基板上形成栅电极，并在栅电极上覆盖有栅绝缘层；
在栅绝缘层上通过上述沟道层形成方法形成沟道层；
在沟道层上形成源电极和漏电极，所述源电极和漏电极分别接触沟道层的两侧。
[0021 ] 优选地，还包括在栅绝缘层、沟道层、源电极和漏电极上形成一保护层。
[0022]本发明具有如下有益效果:进行微量硼掺杂的非晶硅沟道层，补偿非晶硅材料中的类施主缺陷，降低其激活能，提高薄膜晶体管源漏极与沟道层间的势垒高度，从而降低薄膜晶体管漏电流；包括该掺杂硼的非晶硅沟道层的薄膜晶体管制造过程中，法无需增加新的mask和更改生产设备，方便实施且未提高生产成本，并相对现有制造的薄膜晶体管的漏电流较低，提高器件的开关比。
【附图说明】
[0023]图1为本发明的非晶硅薄膜晶体管Tl的结构剖视图；
图2为本发明的非晶硅薄膜晶体管T2的结构剖视图；
图3a至3f和图4a至4e分别示出了制造图1和图2的薄膜晶体管的方法的流程剖面示意图；
图5a、5b分别示出了未进行硼掺杂(a)与进行硼掺杂非晶硅材料的费米能级位置的示意图；
图6a、6b分别示出了沟道层未进行硼掺杂(a)与进行硼掺杂的薄膜晶体管能带势垒高度。
【具体实施方式】
[0024]下面结合附图和实施例对本发明进行详细的说明。
[0025]当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层或者“结合至IJ”另一元件或层时，它可以直接在另一元件或层上、直接连接到另一元件或层或者直接结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层或者“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终代表相同的元件。
[0026]本实施例采用的术语“和/或”包括一个或多个相关所列项的任意组合和全部组合。术语“包括”和/或“包含”在此说明书中使用时，其表明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
[0027]除非另外限定，否则这里使用的所有术语(包括技术术语和科学术语)的含义与示例实施例所属领域的普通技术人员通常理解的含义相同。还应该理解的是，除非在这里被特定地限定，否则术语(比如在通用字典里定义的术语)应该被理解为其含义与相关领域的环境中它们的含义一致，并且不应该被理想化或过度正式地理解。
[0028]本发明涉及到的薄膜晶体管均为η型薄膜晶体管。
[0029]图1为根据本发明示例实施例的非晶硅薄膜晶体管Tl的剖视图。非晶硅薄膜晶体管Tl可以为具有底栅结构(bottom gate)的薄膜晶体管，其中，栅电极110形成在沟道层130下方。
[0030]参照图1，在基板100上形成栅电极110 ;在栅电极110上或覆盖栅电极110形成有栅绝缘层120 ;在栅绝缘层120上形成沟道层130，沟道层130可以与栅电极110相对应，设在栅电极110上方的栅绝缘层120上，沟道层130为掺杂硼的非晶硅沟道层130 ;在沟道层130上形成有源电极140a和漏电极140b，源电极140a与沟道层130 —侧接触形成电连接，漏电极140b与沟道层130另一侧接触形成电连接，源电极140a与漏电极140b之间暴露了沟道层130顶部表面的一部分(沟道层130暴露部分)。在源电极140a、漏电极140b和沟道层130暴露部分上还可以形成有一保护层150，该保护层150还可以覆盖源电极140a、漏电极140b和沟道层130暴露部分形成在栅绝缘层120上。其中，基板100可以是非晶硅板100、玻璃基板100或塑料基板100等，且基板100可以是透明或不透明；栅电极110与源电极140a的形成材料可相同或不同；栅绝缘层120和保护层150的形成材料可以是氧化硅层或/和氮化硅层等等；源电极140a和漏电极140b可以是单层金属层或多层金属层。
[0031]栅电极110的厚度大约为150nm~300nm ;栅绝缘层120的厚度大约为350n