半导体器件和用于制造半导体器件的方法
【专利说明】半导体器件和用于制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]在此通过参考并入2013年10月30日提交的日本专利申请公开第2013-224962号的全部公开内容，包括说明书、附图和说明书摘要。
【背景技术】
[0003]本发明涉及半导体器件技术，例如，涉及半导体芯片的电极焊盘的布局。
[0004]日本未审专利申请公开第2003-197748号和第2000-164620号公开了具有键合焊盘的半导体器件，该键合焊盘以多行形成在将要形成电极的表面之上。
[0005]日本未审专利申请公开第2000-164620号公开了电极焊盘，该电极焊盘具有用于键合的电极区域和用于检查的电极区域。
[0006]此外，日本未审专利申请公开第Hei 5(1993)-206383号公开了一种用于制造半导体器件的方法，其中电极焊盘电耦合到测试焊盘，并且测试焊盘放置于夹在沿IC周界形成的划片线之间的区域中。
【发明内容】
[0007]电极焊盘是半导体器件(半导体芯片)的外部端子，用作用于电耦合半导体器件与外部器件的接口。例如，为了使得半导体器件可操作，诸如导线之类的导电构件被键合到电极焊盘，以通过导电构件将半导体器件电耦合到外部器件。在另一个实例中，为了在形成在半导体器件上的电路上进行电检查，使电检查端子与电极焊盘接触以进行电检查。
[0008]作为半导体器件的进一步微型化的部分，本申请的发明人研宄了如何减小电极焊盘的平面尺寸。具体而言，本发明人着重于一点，即，根据电极焊盘的应用，所需的电极焊盘的最小平面尺寸是不同的，并且找到了一种用于通过针对不同应用使用具有不同平面尺寸的电极焊盘来对大量电极焊盘进行有效布置的方法。
[0009]然而，本发明人还发现，仅仅是简单地布置具有不同平面尺寸的电极焊盘仍然存在可靠性的问题。
[0010]根据本说明书中的以下描述和附图，本发明的其他问题和新颖特征将会变得显然。
[0011]根据实施例的半导体器件具有多个电极焊盘，在平面视图中，该多个电极焊盘布置在沿半导体器件的周界的第一芯片边延伸的多行中。此外，在电极焊盘中，布置得靠近第一芯片边的多个第一行电极焊盘的面积小于布置在位置比该第一行电极焊盘离第一芯片边更远的行中的多个第二行电极焊盘的面积。
[0012]根据前述实施例，半导体器件可以具有提高的可靠性。
【附图说明】
[0013]图1是示出根据实施例的半导体芯片安装在其中的半导体封装的配置示例的横截面视图。
[0014]图2是图1中的半导体芯片的电路形成表面的平面视图。
[0015]图3是图2中的部分A的放大平面视图。
[0016]图4是沿图3中的线A-A截取的放大横截面视图。
[0017]图5是图4中的部分A的放大横截面视图。
[0018]图6是示出其中导线附接到半导体芯片的电极焊盘的状态的相关部分的放大横截面视图。
[0019]图7是图6中的相关部分的放大平面视图。
[0020]图8是示出其中电测试端子与半导体芯片的电极焊盘接触的状态的相关部分的放大横截面视图。
[0021]图9是对应于图8中的平面的、示出在由探针进行划片操作之后压印的探测标记的示例的相关部分的放大平面视图。
[0022]图10是示出在平面视图中当图1中的半导体封装的温度改变时所产生的力的方向的说明性示意图。
[0023]图11是示出在横截面视图中当图1中的半导体封装的温度改变时所产生的力的方向的说明性示意图。
[0024]图12是图10和图11中所示的力施加到电极焊盘上的示意性放大横截面视图。
[0025]图13是示出其中电极焊盘在图12所示的力的作用下变形和破裂的状态的示意性放大横截面视图。
[0026]图14是图2中的部分B的放大平面视图。
[0027]图15是图14所示的电极焊盘中形成于第二行端部的电极焊盘的、放大比例更大的放大平面视图。
[0028]图16是示出用于制造图2-图5所示的半导体芯片的主要处理流程的说明性示图。
[0029]图17是示出在图16中的半导体元件形成过程中，在半导体衬底的元件形成表面之上形成多个半导体元件的状态的放大横截面视图。
[0030]图18是示出图17中在半导体衬底的元件形成表面之上堆叠多个布线层的状态的放大横截面视图。
[0031]图19是示出图18中在最上面的布线层之上形成多个电极焊盘的状态的放大横截面视图。
[0032]图20是示出其中形成保护膜以便覆盖图19中的最上面的布线层的状态的放大横截面视图。
[0033]图21是示出其中在图20中的保护膜中形成多个开口的状态的放大横截面视图。
[0034]图22是对应于图2的一种修改的平面视图。
[0035]图23是对应于图3的该修改的放大平面视图。
[0036]图24是图23中的电极焊盘的一部分的、放大比例更大的放大平面视图。
[0037]图25是对应于图3的另一种修改的放大平面视图。
[0038]图26是在图25中所示的电极焊盘沿其布置的行的端部形成的电极焊盘的放大平面视图。
[0039]图27是对应于图26的该修改的放大平面视图。
[0040]图28是对应于图14的该修改的放大平面视图。
[0041]图29是对应于图14的又一种修改的放大平面视图。
[0042]图30是对应于图3的比较性示例的放大平面视图。
[0043]图31是对应于图3的另一比较性示例的放大平面视图。
【具体实施方式】
[0044](对本申请中的描述方式、基本术语和使用的说明)
[0045]在本申请中，如有必要，为方便起见，可能会将对实施例的描述分成多个部分来进行。这些部分并不彼此独立，而是在不考虑这些部分的顺序的情况下，这些部分可能都是同一示例的一部分，或者其中一部分可能是另一部分的一部分细节或对另一部分的一部分或全部的修改，除非另有说明。原则上，将不会重复描述与已经描述过的部分类似的部分。另夕卜，实施例中的构成元件并非是必需的，除非另有说明、理论上限于该数目或者根据上下文原则上明显它们是必需的。
[0046]类似地，在对实施例的描述中，对于任何材料、任何组分等，术语“X由A制成”等不排除X具有A以外的元素，除非另有说明或者根据上下文原则上明显不是这样。例如，关于组成A，术语“X由A制成”的意思是“X以A作为其主要组成”。不用说，例如，术语“硅构件”不限于由纯硅制成的构件，也意味着由SiGe(硅锗)合金或其他的以硅作为主要组成的多元素合金制成的构件或包含另外的添加物的构件。此外，即使在描述金镀膜、Cu层、镍镀膜等时，它们也不仅仅是只包括纯材料，而是还包括主要包含金、Cu、镍等的构件，除非另有说明或者在它们很明显不是这样的情况。
[0047]当对特定的数目或量进行引用时，该数目或量可能大于或小于该特定的数目或量，除非另有说明、理论上限于该特定的数目或量或者根据上下文显然不是这样。
[0048]另外，贯穿实施例的每个附图，相同或相似的组件用相同或相似的参考标号或参考符号表示，并且原则上不会再对其进行重复描述。
[0049]在附图中，在阴影等使得附图不清楚或变复杂时或者在该部分与中空空间明显截然不同时，有时甚至会从横截面的一部分省略掉阴影等。与此相关，在某些情况下，有时甚至会在平面视图的封闭的空洞中省略掉背景的轮廓，从而使得说明清楚等等。另外，即便不是在横截面表面中，也有可能添加阴影或虚线图案，以便澄清其不是中空空间或者以便清楚地表明边界。
[0050]另外，本申请有时会使用术语上表面或下表面；然而，由于针对该半导体器件有各种实施例，所以在某些情况下，例如，封装后的半导体器件可能具有定位比下表面更低的上表面。在本申请中，在其上形成元件的半导体芯片平面称为上表面或主表面，而与上表面相对的表面称为下表面或后表面。
[0051]本申请中所描述的半导体器件包括通过在半导体衬底之上形成包括半导体元件的集成电路并且然后将半导体衬底划片成单个的片而获得的半导体芯片，该半导体器件还包括通过将半导体芯片安装在引线框架或内插板(interposer)之上而获得的半导体封装。在以下实施例中，区别地使用术语半导体芯片和半导体封装，以澄清它们之间的差异。
[0052]<半导体封装(半导体器件)>
[0053]首先，将对如下半导体封装的配置进行描述，该半导体封装具有安装在其中的半导体芯片，该半导体芯片作为半导体芯片的实施例的示例。图1是示出根据实施例的半导体芯片安装在其中的半导体封装的配置示例的横截面视图。为了清楚地表明半导体芯片CHPl具有耦合到导线BW和不耦合到导线BW的多个电极焊盘ro，用虚线表示在与图1不同的横截面中形成的导线BW。
[0054]如图1所示，根据这一实施例的半导体封装(半导体器件)PKG包含具有多个电极焊盘ro的半导体芯片CHP1。半导体芯片CHPl粘附性地固定在用于在其上安装芯片的裸片焊盘(芯片底座)Dro之上。围绕半导体芯片CHP1，布置多个引线(外部端子)LD，这些引线是半导体封装PKG的外部端子。
[0055]半导体芯片CHPl之上的某些电极焊盘H)通过导线(导电构件)BW电耦合到引线LD。具体而言，导线BW的一端键合到电极焊盘H)，导线BW的另一端键合到引线LD。导线BW是主要包含例如金(Au)或铜(Cu)的金属导线。电极焊盘H)是主要包含例如铝的金属膜。电极焊盘ro的主要金属材料和导线BW的主要金属材料在导线BW与电极焊盘ro之间的键合界面处形成合金层。
[0056]用树脂体RGN对导线BW与电极焊盘ro之间的键合部分进行密封。在图1所示的示例中，导线BW、半导体芯片CHP1、裸片焊盘Dro和每个引线LD的一部分用树脂体RGN进行密封。树脂体RGN是包含例如树脂材料和多个填充物颗粒的合成物。包含在树脂体RGN中的树脂材料可以是例如热固树脂，诸如环氧树脂。包含在树脂体RGN中的填充物颗粒可以是例如无机颗粒，诸如娃石(Si02)。
[0057]作为在导线BW与半导体芯片CHPl之间具有用树脂体RGN进行密封的键合部分的半导体封装PKG的配置示例，图1示出了所谓的引线框架类型的半导体封装PKG ;然而，有对半导体封装PKG的各种修改。例如，在一个实施例中，将半导体芯片安装在用作内插板的布线板(未示出)上。
[0058]<半导体芯片(半导体器件)>
[0059]接下来，将描述图1所示的半导体芯片的配置。图2是图1中的半导体芯片的电路形成表面的平面视图。图3是图2中的部分A的放大平面视图。图4是沿图3中的线A-A截取的放大横截面视图。图5是图4中的部分A的放大横截面视图。
[0060]图5示出了通过堆叠八个布线层DL来得到的布线部分SDL，这些布线层包括电极焊盘ro形成于其上的布线层DL，这只是一个示例。堆叠的布线层DL的数量不限于八个，而是在各种修改中可以是七个或更少或者九个或更多。图5还示出了 MOSFET(金属氧化物半导体场效应晶体管)结构，作为在半导体衬底SS的上表面SSt之上形成的多个半导体元件Ql的示例。然而，对半导体元件Ql有很多除了 MOSFET之外的其他结构性的修改。
[0061 ] 如图4所示，半导体芯片CHPl包括半导体衬底SS，半导体衬底SS具有其中形成多个半导体元件Ql (参见图5)的上表面(半导体元件形成表面)SSt和与上表面SSt相对的下表面(后表面)SSb。半导体衬底SS是半导体芯片CHPl的基底材料并且由例如硅(Si)作为主要组分制成。此外，半导体芯片CHPl包括形成在半导体衬底SS的上表面SSt之上的布线部分SDL。
[0062]在图4所示的示例中，半导体芯片CHPl具