有与半导体衬底SS的下表面SSb —样的下表面(后表面)CPb。此外，半导体芯片CHPl具有上表面(前表面，主表面)CPt，该上表面包括保护膜PVL的上表面PVt和从保护膜PVL露出的电极焊盘ro的表面(参见图5)，保护膜PVL形成为覆盖布线部分SDL的最上层(参见图5)。
[0063]布线部分SDL包括堆叠在彼此顶部上的多个布线层DL，如在图5中以更大的放大比例图示的那样。在布线部分SDL中，半导体元件Ql和电极焊盘PD通过堆叠的布线层DL彼此电耦合。电极焊盘H)形成在布线部分SDL的布线层DL中的最上面的布线层(其是离半导体衬底SS的上表面SSt最远的层)之上。
[0064]布线层DL中的每一个都具有沉积在半导体衬底SS之上的绝缘层ML和嵌入在形成于绝缘层ML中的开口中的多个导电图案(行)CBP。在布线部分SDL中，将布线层DL中的导电图案CBP彼此电耦合形成了将半导体元件Ql与电极焊盘H)电耦合的导电路径。
[0065]构成布线层DL的材料并不特别地局限于以下材料，但是下面可以将这些材料作为示例示出。绝缘层ML包含例如二氧化硅(S12)作为主要组分。布线层DL包含例如铜(Cu)作为主要组分。
[0066]包括电极焊盘H)的最上面的布线层DL覆盖有保护膜(钝化膜，绝缘膜)PVL。保护膜PVL提供为覆盖布线部分SDL以保护布线部分SDL。配置为覆盖布线部分SDL的保护膜PVL具有面向半导体衬底SS的上表面SSt的下表面(表面)PVb和与下表面PVb相对的上表面(表面)PVt。
[0067]由于如图5所示保护膜PVL配置为覆盖布线部分SDL，所以形成为具有堆叠在彼此顶部上的多个布线层DL的布线部分SDL插入在保护膜PVL的下表面PVb与半导体衬底SS的上表面SSt之间。保护膜PVL的下表面PVb与布线层DL中的最上面的布线层DL紧密接触。
[0068]保护膜PVL例如由二氧化硅(S12)或氮化硅(SiN)或这两种材料的层压膜制成。此外，有时可以形成树脂膜诸如聚酰亚胺膜，使得进一步覆盖该二氧化硅或氮化硅的膜。图5中所示的保护膜PVL是作为最简单示例的单层绝缘膜；然而，在一种修改中，保护膜PVL可以是分层的膜。在保护膜PVL是分层的绝缘膜的情况下，该绝缘膜的最下面的层(最靠近布线层DL的层)的下表面对应于保护膜PVL的下表面PVb。另外，在保护膜PVL是分层的绝缘膜的情况下，绝缘膜的最上面的层(离布线层DL最远的层)的上表面对应于保护膜PVL的上表面PVt。
[0069]如图2所示，在平面视图中，半导体芯片CHPl的上表面CPt是四边形。换言之，半导体芯片CHPl的上表面CPt的周界包括边(芯片边)Csl、与边Csl相交的边(芯片边)Cs2、与边Cs2相对并与边Csl相交的边(芯片边)Cs3以及与边Csl相对并与边Cs2和边Cs3相交的边(芯片边)Cs4。此外，半导体芯片CHPl的上表面CPt的周界包括拐角CC1、拐角CC2、拐角CC3和拐角CC4，拐角CCl是边Csl与边Cs2的交点，拐角CC2是边Csl与边Cs3的交点，拐角CC3是边Cs2与边Cs4的交点，拐角CC4是边Cs3与边Cs4的交点。
[0070]半导体芯片CHPl的电极焊盘H)如图5所示地形成在半导体衬底SS与保护膜PVL之间，并且如图3所示地从半导体芯片CHPl的上表面CPt之上的保护膜PVL暴露。具体而言，如图3和图5所示，在保护膜PVL中形成多个开口 PVk以便在厚度方向上与相应的电极焊盘ro重叠。开口 PVk中的每一个形成为穿过保护膜PVL从上表面PVt和下表面PVb中的一个到另一个(参见图5)。因此，电极焊盘ro在与形成于保护膜PVL中的开口 PVk重叠的位置处从保护膜PVL暴露。开口 PVk允许相应的电极焊盘ro与导电构件诸如导线BW耦合，如图1所示。换言之，电极焊盘ro可以用作半导体芯片CHPi的外部端子。
[0071]在这一实施例中，如图3所示，在平面视图中的多个行(在图3的示例中是三行)中形成电极焊盘ro。具体而言，电极焊盘ro包括多个电极焊盘(第一行电极焊盘)pdi，在平面视图中电极焊盘PDl形成在沿保护膜PVL的上表面PVt周界的边Csl的第一行LNl中。电极焊盘ro还包括多个电极焊盘(第二行电极焊盘)PD2，在平面视图中电极焊盘PD2形成在沿边Csl的第二行LN2中，但比第一行LNl离边Csl更远。电极焊盘H)还包括多个电极焊盘(第三行电极焊盘)PD3，在平面视图中电极焊盘PD3形成在沿边Csl的第三行LN3中，但比第二行LN2离边Csl更远。
[0072]图3以放大比例示出了沿边Csl布置的电极焊盘组作为电极焊盘的代表性示例；然而，该电极焊盘组是以与图2中的示例所示相同的方式沿边Cs2、边Cs3和边Cs4布置的。
[0073]如在这一实施例中所描述的那样在多行中形成电极焊盘ro能够增加在单一半导体芯片CHPi上可用的电极焊盘ro的数量。此外，平面视图中将电极焊盘ro共同地靠近周界放置能够减轻导线键合等对形成于半导体芯片中心的核心电路造成的影响。
[0074]在图3所示的这一实施例中，在平面视图中，在半导体芯片CHPl与电极焊盘H)的周界的边Csl之间放置密封环(金属图案)SLR以便沿边Csl延伸。如图2所示，在平面视图中，沿半导体芯片CHPl的周界形成密封环SLR，并在由密封环SLR包围的区域中形成电极焊盘H)。如图5所示，密封环SLR是由与布线部分SDL的相应布线层DL中形成的导电图案CBP相同的材料制成的金属图案。密封环SLR形成为从形成电极焊盘H)的布线层DL穿过布线层DL到半导体衬底SS的上表面SSt。最上面的布线层DL由与电极焊盘H)相同的金属材料制成，例如主要包含铝的金属材料。
[0075]在平面视图中沿半导体芯片CHPl的外边缘提供密封环SLR能够保护由密封环SLR包围的区域。例如，密封环SLR能够阻挡水从半导体芯片CHPl的侧表面进入由密封环SLR包围的区域。另外，即使布线部分SDL的绝缘层ML在半导体芯片CHPl的侧表面处剥落或破裂，密封环SLR也能够阻止剥落或破裂向所包围区域的行进。
[0076]<对半导体芯片的平面尺寸减小的研宄>
[0077]本申请的发明人已经研宄了如何减小半导体芯片的尺寸并将报告研宄结果。图6是示出其中导线附接到半导体芯片的电极焊盘的状态的相关部分的放大横截面视图。图7是图6中的相关部分的放大平面视图。图8是示出其中电测试端子与半导体芯片的电极焊盘接触的状态的相关部分的放大横截面视图。图9是对应于图8中的平面的、示出在由探针进行的划片操作之后压印的探测标记的示例的相关部分的放大平面视图。图30是对应于图3的比较性示例的放大平面视图。图31是对应于图3的另一比较性示例的放大平面视图。在图30中，描绘导线BW以明确地示出每个电极焊盘H)具有导线BW附接到的部分和保留有探测标记CTH的部分。
[0078]随着近来半导体集成电路制造技术的进展，已经实现了半导体元件和耦合到半导体元件的布线层的导电图案的尺寸减小。然而，与半导体元件和耦合到半导体元件的布线层的导电图案的尺寸减小相比，作为半导体芯片的外部端子的电极焊盘的平面尺寸的减小就相对地延迟了。为了弥补这种延迟，增加电极焊盘数量所需要的是，在平面视图中沿半导体芯片的周界有效地布置电极焊盘的技术。
[0079]由于电极焊盘被用作半导体芯片的外部端子，所以需要在考虑电极焊盘与导电构件之间的连通性的情况下确定电极焊盘的平面尺寸，以提高半导体芯片的可靠性。
[0080]例如，如图6和图7所示，通过将导线BW的末端熔融为球状并将该球与电极焊盘PD键合，来将导线BW与电极焊盘H)耦合。这种键合方法称为针脚式键合方法或球键合方法。在针脚式键合方法中，在平面视图中为圆形的宽部分(球)BWl形成在导线BW的末端，该宽部分BWl与电极焊盘ro的暴露表面键合以将导线BW电耦合到电极焊盘PD。在该宽部分BWi与电极焊盘ro之间的键合界面处，形成导线Bw和电极焊盘ro的构成材料的合金层O
[0081 ] 导线BW与电极焊盘ro之间的键合强度根据导线BW与电极焊盘ro之间的键合界面的面积(换言之，合金层的平面面积)而不同。也就是说，可以通过增加作为导线BW的键合部分的宽部分BWi与电极焊盘ro的键合面积来提高导线BW与电极焊盘ro之间的键合强度。换言之，宽部分BWl的直径(宽度)DMl的值会大大影响导线BW与电极焊盘ro的耦合可靠性。在当前环境下，优选的是将图6和图7中所示的直径DMl设置为例如30 μπι或更宽，以确保导线BW与电极焊盘ro的耦合可靠性。
[0082]此外，为了在导线键合过程中确保具有直径DWl为30 ym或更宽的宽部分BWl的导线BW的稳定耦合，优选的是围绕宽部分BWl提供ΙΟμπι或更宽的间隙。因此，如果如图7所示保护膜PVL中的开口 PVk的平面形状是方形的，则开口 PVk的每个边的优选长度KSl是50 μ m或更长。
[0083]简而言之，在电极焊盘H)用于与导线耦合的情况下，开口 PVk的边的优选长度是50 μ m或更长，以便确保导线BW与电极焊盘H)的耦合可靠性。
[0084]在另一种情况下，在电检查期间，有时使电极焊盘ro与作为电测试端子的探针PCT进行接触，如图8所示，该电检查被执行用于查看半导体衬底之上的集成电路是否被适当形成。探针PCT是用于进行电检查的测试端子并且电耦合到测试电路TC以便进行电检查，如图8示意性示出的那样。
[0085]在电检查过程中，使得探针PCT的末端与电极焊盘H)接触。为了使得探针PCT与电极焊盘ro之间的接触稳定，优选的是沿电极焊盘ro的暴露表面移动探针PCT(以下称为“划片操作”)，如图8中用箭头示意性地示出的那样，从而使得探针PCT的末端刺入电极焊盘PD中。
[0086]在上述电检查期间由探针PCT执行的划片操作在电极焊盘ro的暴露表面中留下探测标记CTH，如图9所示。如果图7所示的导线BW附接到压印了探测标记CTH的部分，则探测标记CTH部分会妨碍合金层形成，因此很难使用保留有探测标记CTH的部分来作为用于导线键合的电极焊盘H)。
[0087]因此，如果该电极焊盘被排他地作为用于电检查的焊盘，而不考虑作为用于导线键合的焊盘的功能，则用于该电极焊盘的开口 PVk的开口面积可以制作得比用于导线键合的焊盘的开口 PVk更小。换言之，可以将开口 PVk的开口面积减小到如下程度，即，在利用探针PCT进行的划片操作期间，探针PCT不会接触保护膜PVL。例如，如图9所示，当保护膜PVL中的开口 PVk的平面形状是方形时，开口 PVk的每个边的优选长度KS2是20 μ m或更长。
[0088]如上所述，导线键合的电极焊盘ro和测试的电极焊盘ro所需的开口面积是彼此不同的；然而，由于测试端子与每个电极焊盘ro接触，有可能使得开口 PVk的开口面积充分地大，足以使得电极焊盘具有测试端子进行接触的区域和导线附接的区域，就像图30中的半导体芯片Hl那样。在此情况下，在平面视图中，探测标记CTH不会与导线BW的宽部分Bffl重叠，从而提高了键合强度。
[0089]然而，如图30所示的电极焊盘ro的这种大的平面尺寸在需要增加电极焊盘ro的数量时严重地约束了电极焊盘ro的布局。布局约束可能会妨碍沿上表面CPt的周界对必要数量的电极焊盘ro的布置。在此情况下，需要扩展上表面CPt的面积以确保用于电极焊盘PD的空间，结果是使得半导体芯片Hl的平面尺寸更大。此外，尽管后面将给出详细描述，但已经发现当如图1所示地将半导体芯片Hl包含在半导体封装PKG中时，保护膜PVL有时会由于温度改变而部分损坏。
[0090]因此，本申请的发明人着重于所需的最小平面尺寸会根据应用而不同的事实，并且发现了一种通过根据应用布置具有不同平面尺寸的电极焊盘来有效地布置大量电极焊盘ro的方法。例如，图3中的示例表明了在多个电极焊盘ro中，各个电极焊盘pdi的面积小于各个电极焊盘PD2和电极焊盘ro3的面积。
[0091]由于这一实施例的半