视图中电极焊盘ro的周界覆盖有保护膜PVL。为了用保护膜PVL覆盖电极焊盘ro的周界并最小化电极焊盘ro的平面面积，优选的是使得电极焊盘ro的平面形状类似于开口 PVk的开口形状。因此，如果开口 PVk的开口形状是如图15所示的具有一个削角的拐角的四边形，则可以将电极焊盘ro的平面形状成形为具有一个削角的拐角的四边形，以适应开口 PVk的形状。因此，电极焊盘H)2e的平面形状可以具有倾斜边PsT。
[0120]如图15所示，当在平面视图中电极焊盘H)2e是四个拐角中有一个是削角的拐角的四边形时，平面面积小于四边形电极焊盘的平面面积。因此，能够减少如图13所示的围绕电极焊盘H)2e的破裂CLK的发生。参考图10和图11所述，特别大的力FRC被施加到半导体芯片的拐角CCl、CC2、CC3和CC4。在电极焊盘H)中，如图14所示位于拐角CCl附近的电极焊盘Η)2θ容易受到力FRC引起的变形的影响。减小电极焊盘H)2e的平面面积使得电极焊盘Η)2θ更不容易受到变形的影响。
[0121]此外，将电极焊盘H)2e成形为如图15所示的在平面视图中四个拐角中有一个是削角的拐角的四边形，使得与四边形电极焊盘的情况相比增加了电极焊盘ro的数量。
[0122]如图14所示，在这一实施例中，以与沿半导体芯片CHPl的边Csl布置的电极焊盘组相同的方式，沿半导体芯片CHPl的边Cs2布置电极焊盘组。在此情况下，担心沿边Csl布置的电极焊盘H)2e与沿边Cs2布置的电极焊盘H)2e接触。由于如上所述，导线WRl (参见图3)部署在电极焊盘PD2之间，电极焊盘PD2之间的距离比电极焊盘PD3之间的距离更长。这使得沿边Csl布置的电极焊盘H)2e与沿边Cs2布置的电极焊盘H)2e更容易彼此接触。
[0123]一种用于防止相邻的电极焊盘H)2e之间接触的可能方法是减少电极焊盘Η)2的数量。例如，在图14中所示的示例中，减少要沿边Cs2布置的电极焊盘PD3的数量，以防止沿边Csl布置的电极焊盘(端部焊盘)PD3e与沿边Cs2布置的电极焊盘H)3e接触。
[0124]然而，如果如在这一实施例中所述那样，将相邻电极焊盘H)2e布置为使得它们的倾斜边PsT面向彼此，则不需要减少电极焊盘TO2的数量。这也防止了相邻电极焊盘H)2e之间的接触。
[0125]仅仅是为了增加电极焊盘H)的数量，可以在图14所示的密封环SLR与电极焊盘H)2e之间放置另一电极焊盘H)。然而，正如上面已经描述的那样，非常大的力FRC(参见图10)被施加到半导体芯片的拐角CCl的附近。因此优选的是在离拐角CCl的特定距离内不放置任何电极焊盘PD，以抑制由力FRC引起的电极焊盘ro的变形。
[0126]<用于制造半导体芯片(半导体器件)的方法>
[0127]接下来，将描述用于制造图2-图5所示的半导体芯片的方法。图16是示出用于制造图2-图5所示的半导体芯片的主要处理流程的说明性示图。根据本实施例的半导体芯片CHPl (参见图2)例如按照图16所示的流程制造，并且在芯片放置处理中被安装在图1所示的裸片焊盘Dro上。下面将通过遵循图16所示的流程来描述该过程。
[0128](半导体元件形成过程)
[0129]首先，在图16中的半导体元件形成过程中，在上表面SSt之上形成多个半导体元件Q1，该上表面SSt是如图17所示的半导体衬底SS的元件形成表面。图17是示出在图16中的半导体元件形成过程中，在半导体衬底的元件形成表面之上形成多个半导体元件的状态的放大横截面视图。
[0130]在这一过程中要做的第一件事是制备半导体衬底SS。半导体衬底SS例如由单晶硅制成并且具有用作元件形成表面的上表面SSt。在这一过程中制备的半导体衬底SS是平面形状近似为圆形的板状构件。半导体衬底SS包括对应于半导体芯片CHPl的器件区DVC和将在图16所示的晶片分离过程中被切割的划片区SCR。由于图17是放大横截面视图，器件区DVC中的一个和划片区SCR中的一个被部分地图示出。实际上，半导体衬底SS包括两个或更多器件区以及设置在相邻器件区DVC之间的两个或更多划片区SCR。板状圆形构件在图16所示的晶片分离过程中被分离为单个的片之前被称为晶片或半导体晶片。
[0131]在图17所示的示例中，形成于半导体衬底SS的上表面SSt之上的绝缘膜(场隔离膜)ISO用作元件隔离区，该元件隔离区将形成半导体元件Ql的区域彼此电隔离。在某些修改中，可以不形成用作元件隔离区的绝缘膜ISO。
[0132]接下来，将杂质掺杂到将要形成半导体元件Ql的半导体衬底SS的区域中以便形成阱区(未示出)。然后，在半导体衬底SS的上表面SSt (阱区的表面)之上顺序形成栅极绝缘膜(省略了参考标号)和栅极电极GT。然后，在栅极电极GT的侧壁之上形成侧壁绝缘膜(未示出)。侧壁绝缘膜例如由二氧化硅膜或二氧化硅膜与氮化硅膜的层压膜制成。
[0133]接下来，将与用于阱区的导电类型相反的导电类型的杂质离子注入到由绝缘膜ISO隔离的阱区中的每一个中，从而形成半导体区SDR。半导体区SDR是导电类型与阱区的导电类型相反的半导体层并且对应于作为MOSFET的半导体元件Ql的源区或漏区。
[0134]通过上述过程，在半导体衬底SS的上表面SSt之上形成多个半导体元件Ql。尽管上面已经简单描述了形成半导体元件Ql的主要步骤，但可以以各种方式来修改该半导体元件形成过程。
[0135](布线层层压过程)
[0136]在图16所示的布线层层压过程中，在用作半导体衬底SS的元件形成表面的上表面SSt之上堆叠多个布线层DL，如图18所示。图18是示出图17中在半导体衬底的元件形成表面之上堆叠布线层的状态的放大横截面视图。
[0137]在这一过程中，通过重复形成绝缘层ML的步骤、在绝缘层ML中形成开口的步骤、在开口中填充导电图案(导线)CBP的步骤以及对绝缘层IML的上表面进行抛光以使之平坦化的步骤，来将布线层DL堆叠在彼此顶部上。
[0138]构成布线层DL的绝缘层ML例如由主要含二氧化硅(S12)的绝缘膜制成。绝缘层IML可以通过例如等离子体CVD(化学气相沉积)法来形成。
[0139]形成在绝缘层ML中并且填充有导电图案CBP的开口可以通过例如如下方式形成，即，在覆盖有用于曝光正在被处理的部分的抗蚀掩模的绝缘层ML上执行化学处理，诸如刻蚀。当通过诸如刻蚀之类的化学处理形成开口时，有时形成具有与二氧化硅不同的刻蚀率的膜(例如，氮化硅膜)作为绝缘阻隔膜。绝缘膜IML包括绝缘阻隔膜。
[0140]可以通过金属CVD法、溅射法、金属CVD法和溅射法的组合等等来形成导电图案CBPo构成布线层DL的导电图案CBP主要由铜(Cu)制成。
[0141]然而，形成在与半导体衬底SS紧密接触的最低的布线层DL中的导电图案CBP例如由钨(W)制成。形成在最低的层中的导电图案CBP称为插塞或接触，并且耦合到参考图17所描述的栅极电极GT、源区或漏区。
[0142]然后，在相应的导电图案CBP和绝缘层IML之间形成阻隔导电膜(未示出)。阻隔导电膜例如是钽(Ta)膜、氮化钽(TaN)膜或其层压膜，并且具有大约1nm的厚度。阻隔导电膜具有防止或抑制铜扩散的功能，铜是导电图案的主要组分。
[0143]沿器件区DVC的周界形成的密封环SLR与导电图案CBP —起形成。因此，密封环SLR的金属材料和导电图案CBP的构成材料是一样的。
[0144]在对绝缘层ML的上表面进行抛光以平坦化的步骤中，可以使用例如CMP (化学机械抛光)法来进行抛光。
[0145]用以形成布线层DL的前述步骤的顺序只是示例，可以以各种方式进行修改。在一种方法中，例如，在形成导电图案CBP之后，形成绝缘层IML以便覆盖导电图案CBP，并且对绝缘层IML进行抛光以暴露导电图案CBP。
[0146](电极焊盘形成过程)
[0147]在图16所示的电极焊盘形成过程中，在图19所示的布线层DL中的最上面的布线层DL之上形成包括多个电极焊盘ro的布线层DL。图19是示出图18中在最上面的布线层之上形成多个电极焊盘的状态的放大横截面视图。
[0148]在这一过程中，首先形成最上面的绝缘层ML，然后形成开口以便暴露绝缘层ML之下的导电图案CBP的部分。绝缘层IML通过例如等离子体CVD法来形成。开口通过例如使用抗蚀掩模的刻蚀处理来形成。
[0149]接下来，在最上面的绝缘层ML之上形成多个电极焊盘ro，电极焊盘ro通过开口中暴露的导电图案CBP电耦合到半导体元件Q1。
[0150]在这一过程中，分别形成参考图5-图15所描述的电极焊盘ro1、电极焊盘PD2和电极焊盘ro3。电极焊盘ro是根据〈对半导体芯片的平面尺寸减小的研宄 > 章节中所指定的面积、形状和布局来构图的，因此不再进行重复描述。
[0151]在该过程的这一阶段，图2所示的半导体芯片CHPl的周界的边Csl、边Cs2、边Cs3和边Cs4尚未形成，因为这时还在晶片被分离之前。然而，如图19所示，在密封环SLR外部上的划片区SCR与器件区DVC之间存在边界(虚线)。因此，如果图2所示的边Csl、边Cs2、边Cs3和边Cs4被定义为构成图19所示的器件区DVC的周界的边(芯片边)，则上述面积、形状和布局可以原封不动地应用于电极焊盘H)。
[0152]例如可以通过以下方法来对电极焊盘H)进行构图。首先，在最上面的绝缘层ML之上形成铝膜以便覆盖绝缘层IML。用于形成铝膜的示例性方法是溅射法。在这一阶段，将铝膜嵌入到形成在绝缘层IML中的开口中。
[0153]在铝膜之上形成抗蚀膜(未示出)之后，通过光刻技术在抗蚀膜中形成开口。开口之下的铝膜从抗蚀膜中暴露，并且将要成为电极焊盘ro的铝膜保持在抗蚀膜之下。
[0154]然后，通过刻蚀去除从抗蚀膜中暴露的铝膜。通过这一过程，电极焊盘ro被构图为如图2所示的那样。此外，在密封环SLR的最上层上形成铝的导电图案以包围其中形成电极焊盘ro的区域。
[0155](保护膜形成过程)
[0156]在图16所示的保护膜形成过程中，形成保护膜PVL以便覆盖最上面的布线层DL，如图20所示。图20是示出图19所示的最上面的布线层之上形成保护膜的状态的放大横截面视图。
[0157]在这一过程中形成的保护膜PVL例如由二氧化硅或氮化硅制成。保护膜PVL可以通过例如等离子体CVD法来形成。如图20所示，保护膜PVL具有面向最上面的布线层DL的下表面PVb和在下表面PVb的相对侧上的上表面PVt。有时，保护膜PVL采取多个膜的层压体的形式。在此情况下，最下面的膜的下表面对应于下表面PVb，最上面的膜的上表面对应于上表面PVt。
[0158]保护膜PVL的下表面PVb与沿器件区DVC的周界布置的最上面的绝缘层ML、电极焊盘ro和密封环SLR紧密接触。保护膜PVL的上表面PVt具有凸起和凹陷，以适应电极焊盘ro和密封环SLR的形状。
[0159](开口形成过程)
[0160]在图16所示的开口形成过程中，在保护膜PVL中形成多个开口 PVk以暴露相应的电极焊盘ro的部分，如图21所示。图21是示出在图20中的保护膜中形成开口的状态的放大横截面视图。
[0161]在这一过程中，在保护膜PVL之上形成抗蚀膜(未示出)之后，通过光刻技术在抗蚀膜中形成开口。开口之下的保护膜PVL从抗蚀膜中暴露。
[0162]然后，刻蚀处理去除保护膜PVL的暴露部分。因此，能够形成例如图3和图14所示那样构图的多个开口 PVk。
[0163]此外，在这一过程中，在平面视图中，电极焊盘ro具有覆盖有保护膜PVL的周界。换言之，电极焊盘ro的周界定位在开口 PVk的轮廓外部。相应地，电极焊盘ro可以被保护膜PVL保护。
[0164](测试过程)
[0165]在图16所示的测试过程中，在形成于器件区DVC中的电路上执行电