半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件以及制造该半导体器件的方法，特别地，涉及一种具有通过抑制含铝电极和层间绝缘膜之间的反应而实现的稳定特性的半导体器件，以及制造这种半导体器件的方法。
【背景技术】
[0002]作为用于能处理大量电功率的半导体器件的衬底的材料，已经采用了碳化硅(SiC)。在采用SiC用作用于半导体器件的材料的情况下，含铝(Al)的材料已经被研宄作为能够以较低的接触电阻与η型区或P型区形成欧姆结的电极材料。
[0003]这里，为了在具有由SiC制成的衬底的半导体器件中的含Al电极以及η型区和P型区的每个之间形成欧姆接触，例如，需要在每个区域上形成电极之后在诸如约1000°c的高温下执行合金处理。
[0004]同时，在MOSFET (金属氧化物半导体场效应晶体管)中，例如，已经研宄了这种含Al的源电极、栅电极、栅绝缘膜以及层间绝缘膜当中的位置关系等(例如参见专利文献I和2) ο作为另一实例，在MOSFET中，源电极可形成在具有其中形成了有源区的衬底的表面上并与其接触，并且接触由二氧化硅(S12)制成的层间绝缘膜的侧壁表面并形成为围绕该表面上的栅电极。
[0005]引用文献列表
[0006]专利文献
[0007]PTDl:美国专利 N0.6，833，562
[0008]PTD2:日本专利特开 N0.2000-012846
【发明内容】
[0009]技术问题
[0010]但是，通常，在含Al的源电极和由S1jlj成的层间绝缘膜彼此接触的情况下，当在约500°C或更高的温度下执行热处理时，S12通过合金的Al而还原成Si。因此，会劣化层间绝缘膜的诸如绝缘特性和电容稳定性的电特性。
[0011]已经提出本发明以解决上述问题。本发明的一个主要目标是提供一种构造为能抑制Al和S12之间的反应的半导体器件，以及制造这种半导体器件的方法。
[0012]问题的解决手段
[0013]本发明的半导体器件包括:由碳化硅制成的衬底；形成在衬底的表面上的绝缘膜；不含Al的缓冲膜；以及含Al的电极。衬底具有导电区。在该半导体器件中，在导电区上方形成接触孔，使其延伸穿过绝缘膜并暴露衬底的表面。缓冲膜从接触孔的底表面起在接触孔的侧壁表面上向上延伸。电极形成为在接触孔的底表面上接触导电区，电极形成在绝缘膜上，缓冲膜插入在电极和绝缘膜之间。
[0014]因此，含Al电极借助插入其间的不含Al的缓冲膜形成在含S12的绝缘膜上。因此，能够抑制电极中包含的Al和绝缘膜中包含的S12之间的反应。
[0015]这里，表述方式“不含Al的缓冲膜”旨在表示基本上不含Al的缓冲膜。具体地，该缓冲膜旨在表示没有故意添加Al的缓冲膜，并且例如包括其中包含作为不可避免的杂质的Al的缓冲膜。
[0016]缓冲膜可经由侧壁表面延伸到绝缘膜的上表面上。在这种情况下，缓冲膜可具有形成在绝缘膜的上表面上的端部。此外，电极可具有形成在绝缘膜上的端部，使其相对于缓冲膜的端部更接近接触孔。因此，可抑制电极中包含的Al和绝缘膜中包含的S12之间的反应。
[0017]在该半导体器件中，可形成多个接触孔。在这种情况下，缓冲膜可从多个接触孔中的一个的底表面经由绝缘膜的上表面延伸到多个接触孔中的另一个的底表面，使其覆盖绝缘膜的在多个接触孔中的相邻的接触孔之间的部分。因此，在绝缘膜的在多个接触孔中的相邻的接触孔之间的部分处，能够抑制电极中包含的Al和绝缘膜中包含的Si022间的反应。
[0018]在该半导体器件中，绝缘膜上的电极可形成为覆盖缓冲膜的整个表面。此外，在该半导体器件中，绝缘膜上的电极可形成为覆盖缓冲膜的一部分。因此，当缓冲膜延伸以覆盖绝缘膜时，能够与电极的图案形状无关地抑制Al和S12之间的反应。
[0019]发明的有益效果
[0020]根据本发明，能够提供一种能抑制电极中包含的铝和绝缘膜中包含的二氧化硅之间的反应的半导体器件，以及制造这种半导体器件的方法。
【附图说明】
[0021]图1是根据第一实施例的半导体器件的概略截面图。
[0022]图2是根据第二实施例的半导体器件的部分截面图。
[0023]图3示出图2的变型例。
[0024]图4是根据第三实施例的半导体器件的部分截面图。
[0025]图5是示出制造根据第一实施例的半导体器件的方法的流程图。
[0026]图6是示出制造根据第一实施例的半导体器件的方法中的欧姆电极形成步骤的流程图。
【具体实施方式】
[0027]下文参考【附图说明】本发明的实施例。应当注意在以下提及的附图中，相同或相应的部分由相同的参考标记给定并不再赘述。
[0028](第一实施例)
[0029]首先，下文说明作为根据本实施例的半导体器件的MOSFET I的结构。参考图1，MOSFET I包括由碳化硅制成的衬底10、栅绝缘膜20、栅电极30、层间绝缘膜40、缓冲膜51、源电极52、源极互连60以及漏电极70。衬底10包括基础衬底11以及半导体层(导电区)12。在半导体层12中，形成有漂移区13、体区14、源区15以及接触区16。此外，在MOSFET I中，接触孔80形成为与栅电极30分离，并且延伸穿过栅绝缘膜20和层间绝缘膜40，并且暴露衬底10的主表面1A0
[0030]基础衬底11包含诸如N (氮)的η型杂质，因此具有η型导电性(第一导电类型)。漂移区13是形成在基础衬底11的主表面IlA上的外延生长层。与基础衬底11相同，漂移区13包含诸如N(氮)的η型杂质，因此具有η型导电性。漂移区13中的杂质浓度低于基础衬底11中杂质的浓度。
[0031]体区14包括衬底10的主表面10Α，并且形成为在半导体层12中彼此分离。每个体区14都包含诸如Al (铝)或B (硼)的P型杂质，因此具有P型导电性(第二导电类型)。
[0032]源区15包括主表面10Α，并且形成在体区14中，使得它们由体区14围绕。每个源区15都包含诸如P (磷)的η型杂质，因此与基础衬底11和漂移区13 —样具有η型导电性。此外，源区15中的η型杂质的浓度高于漂移区13中的η型杂质的浓度。
[0033]与源区15相同，接触区16包括主表面10Α，由体区14围绕，并且分别形成在体区14中，使其与源区15相邻。与体区14相同，每个接触区16都包含诸如Al (铝)或B (硼)的P型杂质，因此具有P型导电性。接触区16中的杂质浓度高于体区14中的杂质浓度。
[0034]每个栅绝缘膜20都包含S12 ( 二氧化硅)，都形成为设置在主表面1A上并与主表面1A接触，并且从一个源区15的上表面延伸到另一源区15的上表面。
[0035]每个栅电极30都设置在栅绝缘膜20上并与栅绝缘膜20接触，并形成为从一个源区15延伸到另一源区15上。栅电极30例如由导体制成，诸如具有在其中添加的杂质的多
S 7:+
曰曰性O
[0036]层间绝缘膜40包含S12 (二氧化硅)，并且形成在栅绝缘膜20上以围绕栅电极30 ο
[0037]每个接触孔80都具有侧壁表面80Α以及底表面80Β，并且形成为延伸穿过层间绝缘膜40和栅绝缘膜20。此外，如图1中所示，接触孔80的每个侧壁表面80Α都由层间绝缘膜40和栅绝缘膜20构成，并且其底表面80Β对应于源区15和接触区16的上表面。
[0038]缓冲膜51从底表面80Β起在接触孔80的侧壁表面80Α上向上延伸。而且，缓冲膜51经由侧壁表面80Α延伸到层间绝缘膜40的上表面40Α上。这里，缓冲膜51形成为与侧壁表面80Α以及上表面40Α接触。此外，缓冲膜具有形成在层间绝缘膜40的上表面40Α上的端部51Α。缓冲膜51为不含Al和S12的膜，例如，可以是由氮化钛(TiN)、钨化钛(TiW)、氮化钽(TaN)等制成的膜。
[0039]源电极52形成在缓冲膜51上并与缓冲膜51接触，并且形成在通过形成接触孔80而暴露的衬底10的主表面1A上并与主表面1A接触。此外，源电极52形成在层间绝缘膜40以及栅绝缘膜20上，并且缓冲膜51插入在其间。即，在接触孔80的侧壁表面80Α以及层间绝缘膜40的上表面40Α上，源电极52没有与层间绝缘膜40以及栅绝缘膜20接触。源电极52具有形成为相对于缓冲膜51的端部51Α更接近接触孔的端部52Α。源电极52是含Al的膜，例如可由TiAlSi合金制成。
[0040]漏电极70形成在与基础衬底11的主表面IlA相反的基础衬底11的主表面IlB上。与源电极52相同，漏电极70例如由TiAlSi合金制成，并且电连接至基础衬底11。
[0041]源极互连60形成为覆盖源电极52和层间绝缘膜40。源极互连60由诸如Al (铝)的金属制成，并且经由源电极52电连接至源区15。
[0042]下文说明作为根据本实施例的半导体器件的MOSFET I的操作。参考图1，当电压施加在源电极52和漏电极70之间，同时施加至栅电极30的电压低于阈值电压时，即，其处于截至态时，形成在体区14和漂移区13之间的pn结反向偏置。因此，MOSFET I处于非导通态。同时，当栅电极30被馈以等于或大于阈值电压的电压时，在体