半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及半导体器件及其形成方法。
【背景技术】
[0002]在超大规模集成电路中，电容器是常用的无源元件之一，其通常整合于双极(Bipolar)晶体管或互补式金属氧化物半导体(CMOS:Complementary Metal OxideSemiconductor)晶体管等有源元件中。
[0003]目前制造电容器的技术可分为以多晶硅为电极以及以金属为电极两种，以多晶硅作为电极会存在载子缺乏的问题，使得跨越电容器两端的表面电压改变时，电容量也会随着改变，因此以多晶硅为电极的电容器无法维持现今逻辑电路的线性需求；而以金属为电极的电容器则无上述问题，此种电容器泛称为金属-绝缘-金属型(MIM:Metal-1nsulator-Metal)电容器。
[0004]MIM电容器具有高电容量、低电阻率等优点，此外，在半导体制造工艺中，MIM电容器可形成于层间金属以及铜互连制程，也降低了与CMOS前端工艺整合的困难度及复杂度。因此，MIM电容器被广泛应用于射频电路或高速模拟电路中，用于电荷的存储和电路的匹配。
[0005]然而，随着半导体制造技术的飞速发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体芯片朝向高集成度方向发展，半导体器件的尺寸也越来越小。因此，增加单位芯片面积的电容量，增加电容密度，以节约芯片面积的问题越来越重要。
【发明内容】
[0006]本发明解决的问题是提供半导体器件及其形成方法，增加单位芯片面积的电容量，节约芯片面积，以满足器件微型化的发展趋势。
[0007]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供半导体衬底，所述半导体衬底表面形成有第一层间介质层，所述第一层间介质层包括第一区域和第二区域，所述第一区域的第一层间介质层内形成有第一金属层，所述第二区域的第一层间介质层内形成有第二金属层，且所述第一金属层和第二金属层与第一层间介质层顶部齐平；在所述第一层间介质层表面形成第二层间介质层；同时刻蚀所述第一区域和第二区域的第二层间介质层，在所述第一区域的第二层间介质层内形成第一凹槽，在所述第二区域的第二层间介质层内形成第二凹槽，且所述第一凹槽包括第一沟槽和位于第一沟槽底部的多个第一通孔，相邻第一通孔之间具有凸起，所述第二凹槽包括第二沟槽和位于第二沟槽底部的第二通孔，所述第一凹槽底部和第二凹槽底部分别暴露出第一金属层和第二金属层表面；在第一区域依次形成金属阻挡层、绝缘层和第三金属层，所述金属阻挡层覆盖第一凹槽的底部和侧壁，所述金属阻挡层还覆盖所述凸起的侧壁和顶部；形成填充满所述第一凹槽的第四金属层、以及填充满第二凹槽的第五金属层，且所述第四金属层覆盖于第三金属层的表面。
[0008]可选的，在所述第一区域形成金属阻挡层、绝缘层和第三金属层的同时，在所述第二区域形成金属阻挡层、绝缘层和第三金属层，且所述第二区域金属阻挡层覆盖第二凹槽的底部和侧壁。
[0009]可选的，在形成第四金属层之前，还包括步骤:形成覆盖第一区域的光刻胶层；以所述光刻胶层为掩膜，刻蚀去除第二区域的第三金属层和绝缘层。
[0010]可选的，所述金属阻挡层和第三金属层的材料为Ta、T1、W、TaN、TiN、WN、Co或它们的合金。
[0011]可选的，所述金属阻挡层和第三金属层为单层结构或多层结构。
[0012]可选的，所述绝缘层的材料为Si02、SiN、Si0N或高k介质材料。
[0013]可选的，所述第一金属层、第二金属层、第四金属层和第五金属层的材料为Cu、Al、W、CuAl合金或CuMn合金。
[0014]可选的，所述第一凹槽和第二凹槽的形成步骤包括:先形成第一沟槽和第二沟槽，后形成第一通孔和第二通孔；或先形成第一通孔和第二通孔，后形成第一沟槽和第二沟槽。
[0015]可选的，先形成第一沟槽和第二沟槽，后形成第一通孔和第二通孔的工艺步骤包括:在所述第二层间介质层表面形成第一掩膜层，所述第一区域的第一掩膜层具有第一开口，所述第二区域的第一掩膜层具有第二开口 ；以所述第一掩膜层为掩膜，同时刻蚀去除第一区域和第二区域的部分厚度的第二层间介质层，在所述第一区域形成第一沟槽，在所述第二区域形成第二沟槽；在所述第一沟槽底部和侧壁、第二沟槽底部和侧壁、以及剩余的第二层间介质层表面形成第二掩膜层，所述第一沟槽底部的第二掩膜层具有多个第三开口，所述第二沟槽底部的第二掩膜层具有第四开口 ；以所述第二掩膜层为掩膜，刻蚀去除第二层间介质层，直至暴露出第一金属层和第二金属层表面，在第一区域形成多个第一通孔，在第二区域形成第二通孔。
[0016]可选的，先形成第一通孔和第二通孔，后形成第一沟槽和第二沟槽的工艺步骤包括:在所述第二层间介质层表面形成第一掩膜层，所述第一区域的第一掩膜层具有多个第一开口，所述第二区域的第一掩膜层具有第二开口 ；以所述第一掩膜层为掩膜，同时刻蚀去除第一区域和第二区域的第二层间介质层，直至暴露出第一金属层和第二金属层表面，在第一区域形成多个第一通孔，在第二区域形成第二通孔；在剩余的第二层间介质层表面形成第二掩膜层，第一区域的第二掩膜层具有第三开口，第二区域的第二掩膜层具有第四开口，且所述第三开口暴露出第一通孔，第四开口暴露出第二通孔；以所述第二掩膜层为掩膜，刻蚀去除部分厚度的第二层间介质层，在第一区域形成第一沟槽，在第二区域形成第二沟槽。
[0017]可选的，采用干法刻蚀工艺刻蚀所述第二层间介质层。
[0018]可选的，所述干法刻蚀工艺为等离子体刻蚀，等离子体刻蚀工艺的工艺参数为:刻蚀气体包括Ar、02、CaFb和CxHyFz气体，其中，Ar流量为Osccm至500sccm，O2流量为Osccm至500sccm, CaFb流量为Osccm至500sccm, CxHyFz流量为Osccm至500sccm,刻蚀腔室压强为10毫托至100毫托，温度为-20度至200度，源功率为100瓦至1000瓦，偏置功率为O瓦至500瓦。
[0019]可选的，所述凸起为刻蚀第二层间介质层后形成的。
[0020]可选的，对所述第四金属层和第五金属层进行刻蚀，使得第四金属层顶部和第五金属层顶部低于第二层间介质层顶部。
[0021]可选的，在形成第四金属层之后，还包括步骤:形成位于第二层间介质层、第四金属层和第五金属层表面的第三层间介质层；刻蚀所述第三层间介质层形成第三凹槽和第四凹槽，所述第三凹槽底部暴露出第四金属层，所述第四凹槽底部暴露出第五金属层；形成填充满所述第三凹槽的第六金属层，同时形成填充满所述第四凹槽的第七金属层。
[0022]本发明还提供一种半导体器件，包括:位于半导体衬底表面的第一层间介质层，所述第一层间介质层包括第一区域和第二区域，且所述第一区域的第一层间介质层内具有第一金属层，第二区域的第一层间介质层内具有第二金属层，且所述第一金属层和第二金属层顶部与第一层间介质层顶部齐平；位于所述第一层间介质层表面的第二层间介质层；位于所述第一区域的第二层间介质层内的第一凹槽，所述第一凹槽包括第一沟槽和位于第一沟槽底部的多个第一通孔，相邻第一通孔之间具有凸起，位于第二区域的第二层间介质层内的第二凹槽，所述第二凹槽包括第二沟槽和位于第二沟槽底部的第二通孔，所述第一通孔和第二通孔分别暴露出第一金属层和第二金属层表面；位于所述第一凹槽底部和侧壁的金属阻挡层、位于金属阻挡层表面的绝缘层、位于绝缘层表面的第三金属层，且所述金属阻挡层还位于所述凸起的侧壁和顶部；填充满所述第一凹槽的第四金属层，填充满所述第二凹槽的第五金属层。
[0023]可选的，第二凹槽的底部和侧壁具有金属阻挡层。
[0024]可选的，所述金属阻挡层和第三金属层的材料为Ta、T1、W、TaN、TiN、WN、Co或它们的合金。
[0025]可选的，所述第四金属层顶部和第五金属层顶部低于第二层间介质层顶部。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明提供一种半导体器件的形成方法，在第一区域的第二层间介质层内形成第一凹槽，且所述第一凹槽包括第一沟槽和位于第一沟槽底部的多个第一通孔，相邻通孔之间具有凸起；在第一区域依次形成金属阻挡层、绝缘层和第三金属层，且所述金属阻挡层覆盖第一凹槽的底部和侧壁，所述金属阻挡层还覆盖所述凸起的顶部和侧壁；本发明技术方案中，在第一区域的第二层间介质层内形成半导体器件中的MIM电容器，金属阻挡层为MIM电容器的第一电极板，绝缘层为MM电容器的中间绝缘层，第三金属层为MM电容器的第二电极板;MIM电容器的第一电极板和第二电极板的重叠面积包括:第一凹槽的底部和侧壁面积、凸起的表面和侧壁面积；与现有技术相比，本发明技术方案形成的MM电容器的第一电极板和第二电极板的重叠面积明显增加了，因此增加了单位面积的MM电容器的电容量，提高了半导体器件的电容密度，节约了芯片面积，满足半导体器件小型化微型化的发展趋势。
[0028]同时，本发明技术方案