晶圆三维集成的方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种晶圆三维集成的方法。
【背景技术】
[0002]集成电路器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到了几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC(电阻电容)延迟，严重影响了集成电路的性能。另外，动态功耗与电路的负载电容值成正比，目前主流高性能微处理器的动态功耗中，有超过一半都由互连线引起的。目前解决互连延迟的方法是在全局互连线上增加一系列缓冲器，并且由于大量缓冲器的加入，电路的功耗大幅度增加，即利用功耗换取速度。铜互连及底K介质的使用使串联电阻和寄生电容有所降低，使工艺由130nm发展到90nm并且总体性能有所提高，而引入超低K介质也只能维持工艺发展至65nm节点。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素。
[0003]芯片系统(SoC，System on A区域Chip)技术希望在单芯片上实现系统的全部功能，如数组、模拟、射频、光电以及MEMS (MicroelectromechA区域nicA区域I Systems，微机电系统)，SoC发展中最大的困难是不同的工艺兼容问题，例如实现SoC可能需要标准COMS、RF,B区域ipolA区域r以及MEMS等工艺，这些制造工艺的衬底材料都不同，几乎不可能将其集成制造在通一个芯片上。即使衬底材料相同的模块，在制造中也要考虑各电路模块的制造可行性。这一方面不能对各个电路模块的制造可行性。这一方面不能对各个电路模块进行充分的优化，另一方面为了在一个平面上实现多个模块，需要增加掩模板数量，安排工艺顺序时相互限制，势必增加电路制造的成本，限制性能的提尚。因此，目如多功能t旲块的芯片依旧是分立的，而SoC的各种优点由于制造的限制仍旧停留在设想的阶段。
[0004]三维互连是在平面电路的基础上，利用第三维来实现单个芯片内多层器件的集成，即把一个大的平面电路分为若干逻辑上相关的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连将多层芯片集成。三维互连能够实现不同的功能、不同工艺的多芯片的垂直集成，大幅度降低全局互连的长度，从而大幅度降低互连延迟、提高集成电路速度、减小芯片的功耗。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SoC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连延迟等问题。
[0005]但现有的三维集成技术在第一晶圆11和第二晶圆12之间通过RDL(Redietribut1n Layer，再分布互连层)层 14、TSV(Though Silicon ViA 区域，娃穿孔)结构13及锡球16等方式在三维集成内部及外部连接，主要是在封装级(pA区域CkA区域ge level)进行。如图1和图2所示结构，很难在晶圆级(wA区域fer level)实现，阻碍了 SoC进一步集成度的发展，这是本领域技术人员所不愿意看到的。
【发明内容】
[0006]鉴于上述问题，本发明提供一种晶圆三维集成的方法。
[0007]本发明解决技术问题所采用的技术方案为:
[0008]—种晶圆三维集成的方法，其中，包括:
[0009]提供一设置有互连区域和引线区域的键合晶圆，上述互连区域中设置有互不接触的第一金属层和第二金属层，上述引线区域中设置有第三金属层；
[0010]刻蚀位于上述互连区域的上述键合晶圆，以形成将上述第一金属层的部分表面和上述第二金属层的部分表面均予以暴露的第一沟槽；
[0011]于上述第一沟槽中填充第一金属，以形成将上述第一金属层与上述第二金属层予以电连接的金属连线；
[0012]刻蚀位于上述引线区域的上述键合晶圆，以形成将上述第三金属层的部分表面予以暴露的第二沟槽；
[0013]于上述第二沟槽中填充第二金属，以形成将上述第三金属层与外部结构电连接的金属引线。
[0014]上述的晶圆三维集成的方法，其中，上述键合晶圆有两片上表面相面对叠放的晶圆，第一晶圆包括第一硅基底层和第一 BEOL介质层；第二晶圆包括第二硅基底层和第二BEOL介质层；
[0015]其中上述第一金属层和上述第二金属层分别位于上述第一 BEOL介质层内和上述第二 BEOL介质层内；
[0016]且上述第一金属层和上述第二金属层于晶圆所在水平面上的垂直投影互不重叠。
[0017]上述的晶圆三维集成的方法，其中，采用先通孔后沟槽的刻蚀工艺或者先沟槽后通孔的刻蚀工艺形成上述第一沟槽。
[0018]上述的晶圆三维集成的方法，其中，先通孔后沟槽的刻蚀工艺包括:
[0019]刻蚀上述第二娃基底层、上述第二 BEOL介质层和上述第一 BEOL介质层，以形成将上述第一金属层表面予以暴露的第一通孔和将上述第二金属层表面予以暴露的第二通孔；
[0020]基于上述第一通孔和上述第二通孔的基础上，刻蚀位于上述第一金属层和上述第二金属层上方的第二硅基底层，以形成上述第一沟槽。
[0021]上述的晶圆三维集成的方法，其中，先沟槽后通孔的刻蚀工艺包括:
[0022]刻蚀位于上述第一金属层和上述第二金属层上方的上述第二硅基底层至第二BEOL介质层上表面，以形成第一凹槽；
[0023]基于上述第一凹槽的基础上，刻蚀位于上述第一金属层和上述第二金属层上方的第二 BEOL介质层和第一 BEOL介质层，以形成上述第一沟槽。
[0024]上述的晶圆三维集成的方法，其中，先沟槽后通孔的刻蚀工艺还包括:
[0025]于上述第一凹槽与上述第二硅基底层上表面沉积一层第一隔离层。
[0026]上述的晶圆三维集成的方法，其中，上述第一隔离层的材质为氮化物或氧化物。
[0027]上述的晶圆三维集成的方法，其中，还包括:
[0028]于上述第一金属和第二硅基底层上方沉积一层保护层。
[0029]上述的晶圆三维集成的方法，其中，上述保护层的材质为氮化物或氧化物。
[0030]上述的晶圆三维集成的方法，其中，还包括:
[0031]刻蚀位于上述第三金属层上方的上述第二硅基底层至第二 BEOL介质层上表面，以形成第二凹槽；
[0032]基于上述第二凹槽的基础上，刻蚀位于上述第三金属层上方的第二 BEOL介质层和第一 BEOL介质层，以形成上述第二沟槽。
[0033]上述的晶圆三维集成的方法，其中，还包括:
[0034]于上述保护和第二凹槽上方沉积一层第二隔离层。
[0035]上述的晶圆三维集成的方法，其中，上述第二隔离层的材质为氮化物或氧化物。
[0036]上述的晶圆三维集成的方法，其中，上述第一金属和上述第二金属的材质为铝、铜、钨或锡。
[0037]上述的晶圆三维集成的方法，其中，上述金属连线与上述金属引线的材质为金属或金属与金属氮化物的混和材料。
[0038]上述技术方案具有如下优点或有益效果:
[0039]通过本发明的方法能够将包含不同工艺、不同功能的芯片的晶圆集成在一个晶圆级异质三维结构上，在保持了芯片体积的同时，大规模提高了芯片的功能。并且，大幅度缩短了每个功能芯片之间的金属互连，进而减小了芯片的发热、功耗、与延迟，提高了每个功能模块之间的带宽。
【附图说明】
[0040]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0041]图1是本发明【背景技术】中三维TSV集成结构的结构示意图；
[0042]图2是本发明【背景技术】中锡球封装方式的结构示意图；
[0043]图3-12是本发明方法中各步骤对应的结构示意图。
【具体实施方式】
[0044]本发明提供一种晶圆三维集成的方法，适用于键合晶圆的芯片上引线区域与互连区域需要分开的情况。
[0045]本发明的核心思想是通过将两片已完成集成电路制备的晶圆相互面对放置，再将上述两片晶圆键合，再通过设置跨晶圆间的TSV，实现在不同晶圆之间的不同功能的芯片之间的互连。
[0046]下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
[0047]首先，提供一设置有互连区域I和引线区域2的键合晶圆，互连区域I中设置有互不接触的第一金属层23和第二金属层26，引线区域中设置有第三金属层27。
[0048]键合晶圆包括第一晶圆和第二晶圆，第一晶圆包括第一硅基底层21和第一 BEOL介质层22结构，第二晶圆包括第二硅基底层24和第二 BEOL介质层25。
[0049]第一金属层23和第三金属层27位于第一 BEOL介质层22内，第二金属层26位于第二 BEOL介质层25内。
[0050]其中，第一金属层23为第一晶圆上集成电路的金属互连层的部分结构，与第一晶圆中集成电路内的各个功能器件电连接。第二金属层26和第三金属层27为第二晶圆上集成电路的金属互联层的部分结构，与第二晶圆中集成电路内的各个功能器件电连接。
[0051]然后，刻蚀位于所述互连区域I的键合晶圆，以形成将第一金属层23的部分表面和第二金属层26的部分表面均予以暴露的第一沟槽；
[0052]于第一沟槽中填充第一金属，以形成将第一金属层23与第二金属层26予以电连接的金属连线29 ;
[005