一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种改善形成的多个磁通道结的特征尺寸的均一性的方法。
【背景技术】
[0002]作为在电源断开时能够保持信息的非易失性存储器，利用磁性材料的磁化来记录信息的磁性随机存取存储器(MRAM)正逐渐引起关注，并且当前正在不断发展。
[0003]在MRAM中，电流流过基本上垂直的两种地址配线(字线和位线)，并且通过由地址配线生成的电流感应磁场反转在地址配线的交点处的磁性存储元件的磁化层中的磁化来记录信息。当读取信息时，利用磁阻效应(MR效应)，其中，阻抗根据磁性存储元件的存储层中的磁化方向而改变。
[0004]磁性存储元件中比较常见的是磁通道结(MTJ)，采用现有技术形成MTJ包括以下步骤:首先，如图1A所示，提供半导体衬底100，半导体衬底100中形成有单元阵列区和外围区，单元阵列区和外围区均形成有隔离结构101，隔离结构101将单元阵列区和外围区分割为多个不同的有源区，在有源区上形成有PMOS或NM0S，位于单元阵列区中的MOS的源极
102、漏极103以及位于外围区中的MOS的源极102’、漏极103’为N+掺杂或P+掺杂，在位于单元阵列区中的MOS的栅极侧墙的下方形成有轻掺杂漏极(LDD) 104，在位于外围区中的MOS的栅极侧墙的下方形成有轻掺杂漏极(LDD) 104’，在源极、漏极以及栅极的顶部形成有自对准娃化物105,在位于半导体衬底100之上的第一层间介电层106中形成有第一接触107，第一接触107的底部连接自对准硅化物105，第一接触107的顶部连接形成于第二层间介电层109中的互连线110，在第二层间介电层109和第一层间介电层106之间形成有第一蚀刻停止层108，在第二层间介电层109和互连线110的顶部形成有自下而上层叠的底部电极材料层111、MTJ材料层112、第二蚀刻停止层113、硬掩膜层114、底部抗反射涂层(BARC层)115和具有MTJ图案的光刻胶层116;接着，如图1B所示，以光刻胶层116为掩膜，实施第一干法蚀刻，以依次蚀刻BARC层115、硬掩膜层114和第二蚀刻停止层113，去除光刻胶层116和BARC层115，再以硬掩膜层114和第二蚀刻停止层113为掩膜，实施第二干法蚀亥IJ，以依次蚀刻MTJ材料层112和底部电极材料层111，去除硬掩膜层114和第二蚀刻停止层 113。
[0005]在上述工艺过程中，硬掩膜层114的材料选用具有孔隙的氧化硅(BD)，第二蚀刻停止层113的材料选用含碳的氮化硅，MTJ材料层112是由分别构成磁化固定层、存储层等的多层材料层组成，因此，在以硬掩膜层114和第二蚀刻停止层113为掩膜实施第二干法蚀刻时，蚀刻气体对于所述掩膜和MTJ材料层112的蚀刻选择性不够理想，造成经过第一干法蚀刻之后的硬掩膜层114的特征尺寸的均一性变差，进而导致实施第二干法蚀刻之后的MTJ材料层112特征尺寸的均一性变差。
[0006]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0007]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有层间介电层，在所述层间介电层中形成有互连线；在所述半导体衬底上依次沉积形成底部电极材料层、磁通道结材料层、蚀刻停止层、硬掩膜层、金属硬掩膜层和覆盖层，覆盖所述层间介电层和所述互连线的顶部；在所述覆盖层上依次形成BARC层和具有磁通道结图案的光刻胶层；实施蚀刻，形成所述磁通道结，其中，所述金属硬掩膜层和所述硬掩膜层构成用于蚀刻所述磁通道结材料层的掩膜。
[0008]进一步，所述底部电极材料层的构成材料包括自下而上层叠的氮化钽和氮化钛、或者单层铝，所述金属硬掩膜层的构成材料包括TiN、BN、AlN或者其任意的组合，所述蚀刻停止层的材料包括含碳的氮化硅，所述硬掩膜层的材料包括具有孔隙的氧化硅。
[0009]进一步，所述金属硬掩膜层的厚度大于所述磁通道结材料层中位于最上层的材料层的厚度，
[0010]进一步，所述磁通道结材料层中位于最上层的材料层的构成材料为钽。
[0011]进一步，所述蚀刻包括:以所述光刻胶层为掩膜，蚀刻所述BARC层的第一干法蚀刻；以所述光刻胶层和经过所述第一干法蚀刻的BARC层为掩膜，依次蚀刻所述覆盖层和所述金属硬掩膜层的第二干法蚀刻；以经过所述第二干法蚀刻的金属硬掩膜层为掩膜，蚀刻所述硬掩膜层的第三干法蚀刻；以经过所述第二干法蚀刻的金属硬掩膜层和经过所述第三干法蚀刻的硬掩膜层为掩膜，依次蚀刻所述蚀刻停止层和所述磁通道结材料层的第四干法蚀刻；以经过所述第四干法蚀刻的蚀刻停止层和磁通道结材料层为掩膜，蚀刻所述底部电极材料层的第五干法蚀刻。
[0012]进一步，实施所述第一干法蚀刻，直至露出所述覆盖层；实施所述第二干法蚀刻，直至露出所述硬掩膜层；实施所述第三干法蚀刻，直至露出所述蚀刻停止层；实施所述第四干法蚀刻，直至露出所述底部电极材料层；实施所述第五干法蚀刻，直至露出所述层间介电层。
[0013]进一步，在实施所述第三干法蚀刻的过程中，经过所述第二干法蚀刻的覆盖层被完全去除。
[0014]进一步，实施所述第四干法蚀刻之后且实施所述第五干法蚀刻之前，去除由所述金属硬掩膜层和所述硬掩膜层组成的掩膜。
[0015]进一步，采用湿法蚀刻实施所述去除。
[0016]进一步，在实施所述第五干法蚀刻的过程中，经过所述第四干法蚀刻的蚀刻停止层被完全去除。
[0017]根据本发明，作为蚀刻掩膜的金属硬掩膜层的侧壁轮廓几近垂直，从而确保经过蚀刻得到的MTJ的特征尺寸的均一性，同时提升器件富余。
【附图说明】
[0018]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0019]附图中:
[0020]图1A-图1B为根据现有技术形成MTJ而依次实施的步骤所分别获得的器件的示意性剖面图；
[0021]图2A-图2H为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0022]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0023]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0024]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的改善形成的多个磁通道结的特征尺寸的均一性的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0025]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0026][示例性实施例]
[0027]下面，参照图2A-图2H和图3来描述根据本发明示例性实施例的方法改善形成的多个磁通道结的特征尺寸的均一性的主要步骤。
[0028]参照图2A-图2H，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0029]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构201，隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，隔离结构201为浅沟槽隔离结构。隔离结构201将形成在半导体衬底200中的单元阵列区和外围区分割为多个不同的有源区，在有源区上形成有PMOS或NMOS,位于单元阵列区中的MOS的源极202、漏极203以及位于外围区中的MOS的源极202’、漏极203’为N+掺杂或P+掺杂，在位于单元阵列区中的MOS的栅极侧墙的下方形成有轻掺杂漏极(LDD)204，在位于外围区中的MOS的栅极侧墙的下方形成有轻掺杂漏极(LDD)204’。在源极、漏极以及栅极的顶部形成有自对准硅化物205，在位于半导体衬底200之上的第一层间介电层206中形成有第一接触207，第一接触207的底部连接自对准硅化物205，第一接触207的顶部连接形成于第二层间介电层209中的互连线210，在第二层间介电层209和第一层间介电层206之间形成有第一蚀刻停止层208。
[0030]作为示例，所述MOS的栅极由自下而上层叠的栅极介电层和栅极材料层构成。栅极介