半导体器件的形成方法
【技术领域】
[0001] 本发明涉及半导体形成领域，尤其是涉及一种半导体器件的形成方法。
【背景技术】
[0002] 在超大规模集成电路中，通常采用应变硅技术（Strained Silicon)使得NMOS晶 体管上形成张应力，在PMOS晶体管上形成压应力，从而增大NMOS晶体管和PMOS晶体管的 载流子迁移率，增大了驱动电流，提高了电路的响应速度。嵌入式应力晶体管是应变硅技术 应用的热点之一。
[0003] 如图1所示，现有的嵌入式应力晶体管包括开设在PMOS晶体管20周边的呈" Σ " 形的压应力层21，开设在NMOS晶体管30周边的呈"U"形的拉应力层31。在所述嵌入式应 力晶体管形成过程中，在所述压应力层21后需要在所述压应力层上形成保护层22 ;在拉应 力层31形成后，需要在拉应力层31上形成保护层32。所述保护层22和32可以后续工艺 中，可有效保护已形成的压应力层21和拉应力层31免受损伤。
[0004] 如果没有掺杂，保护层22和32的电阻率较大，在现有工艺中，形成所述保护层22 和32采用原位掺杂工艺，或者在介质层形成前向所述保护层22和32内注入与PMOS晶体 管以及NMOS晶体管的源漏极对应的离子，以提高保护层22和32的导电率。结合参考图2 所示，在后续工艺中，当在所述PMOS晶体管20和NMOS晶体管30上覆盖介质层40,并在所 述介质层40内，开设导通所述保护层22和32的通孔23和33后，向保护层中注入Ni等金 属原子，在保护层上行成金属硅化物，之后在通孔内形成导电插塞，实现PMOS晶体管20与 NMOS晶体管30与其他器件间的电连接。
[0005] 然而，在保护层上原位掺杂工艺中，所述PMOS晶体管的应力层和NMOS晶体管的应 力层中掺杂的离子种类不同，因而所述原位掺杂工艺复杂，此外原位掺杂过程中，外延的选 择性不好，影响形成的应力层质量；而向保护层22和32中注入与PMOS晶体管以及NMOS晶 体管的源漏极对应的离子的工艺繁琐，增加了工艺难度与制造成本。
[0006] 如何降低嵌入式应力晶体管的PMOS晶体管和NMOS晶体管与其他器件的连接工艺 的难度是本领域技术人员亟需解决的问题。
【发明内容】
[0007] 本发明解决的问题是在嵌入式应力晶体管制备过程中，免除了向PMOS晶体管的 压应力层上的保护层，以及NMOS晶体管的拉应力层上的保护层内掺杂离子的工艺，从而降 低PMOS晶体管和NMOS晶体管与其他器件的连接工艺难度。
[0008] 为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
[0009] 提供半导体衬底，所述半导体衬底上形成有栅极结构；
[0010] 在所述半导体衬底内，位于所述栅极结构周边形成凹槽；
[0011] 向所述凹槽内填充满应力层材料，形成应力层，所述应力层用于形成源漏极；
[0012] 在所述应力层上形成保护层；
[0013] 在所述半导体衬底上形成介质层，所述栅介质层覆盖所述栅极结构；
[0014] 刻蚀所述介质层，在所述介质层内开设通孔；
[0015] 沿着所述通孔刻蚀所述保护层，露出所述应力层；
[0016] 沿着所述通孔，向所述应力层内沉积金属原子，在所述应力层表面形成导电层；
[0017] 在所述通孔内填充满金属材料，形成金属插塞。
[0018] 可选地，所述保护层的材料为硅。
[0019] 可选地，刻蚀所述保护层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的刻蚀剂包 括：含有HBr、O2和Cl2的混合气体。
[0020] 可选地，所述保护层的厚度为20~50A。
[0021] 可选地，所述保护层的形成工艺为外延工艺。
[0022] 可选地，所述外延工艺的控制温度为700~800°C。
[0023] 可选地，所述栅极结构为PMOS栅极，所述应力层的材料为硅锗材料。
[0024] 可选地，所述栅极结构为NMOS栅极，所述应力层的材料为碳化硅。
[0025] 可选地，向所述应力层内沉积金属原子，在所述应力层表面形成导电层的方法包 括：
[0026] 先米用PVD工艺在各个通孔内的应力层表面形成金属层；
[0027] 之后进行退火工艺，在所述应力层表面形成导电层。
[0028] 可选地，在所述应力层表面沉积的金属原子包括Pt (钼）和Ni (镍)。
[0029] 可选地，在所述应力层表面沉积的金属原子中，Ni原子的原子百分比为90~95%。
[0030] 可选地，所述退火工艺包括第一退火工艺和第二退火工艺，在所述第一退火工艺 和第二退火工艺间进行清洗工艺。
[0031] 可选地，所述两步退火工艺包括第一退火工艺和第二退火工艺；
[0032] 所述第一退火工艺的温度为220~300°C，持续时间为40~60s ;
[0033] 所述第二退火工艺为激光退火工艺，温度为800~900°C。
[0034] 可选地，所述清洗工艺包括第一清洗步骤和第二清洗步骤；
[0035] 所述第一清洗步骤采用稀释硫酸作为清洗剂；
[0036] 所述第二清洗步骤采用氨水和双氧水的混合溶液作为清洗剂。
[0037] 可选地，形成所述应力层的方法为外延工艺；
[0038] 所述半导体器件的形成方法还包括：
[0039] 在向所述凹槽内填充满应力层材料同时，采用原位掺杂工艺在所述应力层中掺杂 离子，以形成所述栅极结构的源漏极。
[0040] 可选地，所述介质层包括第一介质层和第二介质层；
[0041] 所述栅极结构为伪栅结构；
[0042] 在形成所述应力层后，在所述半导体衬底上形成第一介质层；
[0043] 刻蚀所述伪栅结构，在所述第一介质层内形成栅极凹槽；
[0044] 在所述栅极凹槽内填充满栅极金属，形成金属栅极；
[0045] 在所述半导体衬底上形成第二介质层，所述第二介质层覆盖所述金属栅极；
[0046] 之后刻蚀所述第二介质层和第一介质层，在所述第一介质层和第二介质层内形成 所述通孔。
[0047] 与现有技术相比，本发明的技术方案具有以下优点：
[0048] 半导体衬底上包括栅极结构，在所述半导体衬底内，位于所述栅极结构的周边形 成应力层，并在所述应力层上形成保护层；之后在半导体衬底上形成覆盖所述栅极结构的 介质层；刻蚀所述介质层，在所述介质层内形成通孔，露出所述保护层，并沿着所述通孔刻 蚀应力层上的保护层至露出所述应力层；之后沿着所述通孔向所述应力层上沉积金属原 子，在所述应力层内表面形成导电层，并向所述通孔内填充满金属材料，形成金属插塞。上 述技术方案中，直接向所述应力层上沉积金属原子，并在所述应力层表面形成导电层，在所 述通孔内填充满金属材料后，形成金属插塞，从而实现所述金属插塞与半导体器件的源漏 极连接。上述技术方案免除了现有的需要向保护层内注入离子，从而提高保护层导电性的 工艺，从而降低PMOS晶体管和NMOS晶体管与其他器件的连接工艺难度。
【附图说明】
[0049] 图1和图2为现有嵌入式应力晶体管形成的结构示意图；
[0050] 图3至图10是本发明一个实施例提供的半导体器件的形成方法的示意图。
【具体实施方式】
[0051] 正如【背景技术】中所述，在PMOS晶体管和NMOS晶体管的应力层形成之后，需要在所 述PMOS晶体管和NMOS晶体管的应力层上形成保护层，用于保护已形成的应力层在后续工 艺中免受损伤。然而基于保护层的导电率较差，因而需要对保护层进行原位掺杂，或是在保 护层形成后在保护层内注入与其对应的PMONS晶体管或是NMOS晶体管的源漏极相应的离 子，以提高保护层的导电性，之后在所述保护层上方形成金属插塞，以实现所述PMOS晶体 管和NMOS晶体管与外部器件相连。
[0052] 然而在实际操作过程中，对保护层原位掺杂，或是向保护层中注入离子的工艺难 度高，工艺繁琐。为此，本发明提供了一种半导体器件的形成方法，免除了向保护层中注入 离子的步骤，降低嵌入式应力晶体管的制备难度。
[0053] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例作详细的说明。
[0054] 附图3~附图10为本实施例提供的半导体器件的形成方法的结构示意图。
[0055] 先参考图3所示，本实施例提供的半导体器件的形成方法，包括：
[0056] 提供半导体衬底100,所述半导体衬底100包括PMOS