半导体器件及其制造方法
【技术领域】
[0001] 本发明设及半导体器件及其制造方法，更详细而言设及作为具有千伏单位W上的 击穿电压的功率电子设备用半导体器件而适合的半导体器件及其制造方法。
【背景技术】
[0002] 作为在功率电子设备中使用的半导体器件（W下有时称为"功率半导体器件"）、 特别是击穿电压化reakdownvoltage)为100伏特W上的半导体器件，可W举出二极管、 金属-氧化物-半导体场效应型晶体管（Metal-Oxide-SemiconductorFieldEffect Transistor;简称MOS阳T)、绝缘栅双极性晶体管（InsulatedGateBipolarTransistor; 简称IGBT)。在该些半导体器件中，设置了用于保持耐压性的终端构造。
[0003] 例如，在相对半导体基板的厚度方向一方侧的表面（W下有时称为"基板表面"） 垂直地流过电流的半导体器件（W下有时称为"纵型器件"）中，W包围作为有源元件发挥 功能的区域（W下有时称为"活性区域"）的方式设置终端构造。
[0004] 终端构造的功能在于，保持在活性区域与半导体器件的端部之间的基板表面所发 生的高电压。通过设置终端构造，从而首次实现了半导体器件的高耐压性。
[0005] 作为半导体器件的击穿电压，有二极管的逆向击穿电压、W及晶体管的关态（OFF) 击穿电压。不论在哪一种情况下，都被定义为能够切断电流即不使电流流过的上限的电压。
[0006] 在半导体器件切断了电流的状态下，耗尽层在半导体基板的内部扩大。通过该耗 尽层，能够保持高电压。如果超过击穿电压而施加电压，则在半导体基板的内部的电场集中 部分中产生雪崩击穿。由此，耗尽层被破坏，流过短路电流。
[0007] 例如，在由低浓度N型半导体基板和高浓度P型注入层构成的PN结二极管（W下 有时称为"PIN二极管"）的情况下，在截止时，耗尽层大致扩展到低浓度N型半导体基板。 通过该耗尽层，保持高电压。通过高浓度P型注入层的端部具体而言外缘部中的电场集中 来限制击穿电压。
[0008] 因此，如果与高浓度P型注入层的端部邻接而形成低浓度P型注入层，则耗尽层扩 展到低浓度N型半导体基板和低浓度P型注入层该两方。由此，高浓度P型注入层的端部 的电场被缓和，击穿电压得到提高。
[0009] 该低浓度P型注入层被称为RESURF(Re化cedSurfaceField(降低表面电场）； 简称RESURF)层、或者JTE(JunctionTerminationExtension(结终端扩展））层。另外， 该样的终端构造被称为RESURF构造。
[0010] 在RESURF构造中，耗尽层还扩展到RESURF层。为了得到高耐压性，期望RESURF 层W期望的电压大致完全耗尽化至最表面。关于其条件，通过RESURF层的注入量、例如剂 量或者注入面密度来规定。
[0011] 在RESURF层整体的注入量是单一的情况下，最佳的注入量不依赖于半导体基板 的杂质浓度，而是由构成半导体基板的半导体材料来决定。例如，在娃（Si)中，最佳的注入 量是约lXl〇i2cnT2。在多类型4H的碳化娃（SiC)中，最佳的注入量是约lX10"cnT2。该些 最佳的注入量的值是注入了的杂质的活性化率为100%时的值。该些最佳的注入量的值被 称为RESURF条件。
[001引在RESURF构造中，有W下的问题。在RESURF构造中，为了得到高耐压性，电场还 集中到RESURF层的外缘部。其结果，击穿电压提高由于RESURF层的外缘部中的雪崩击穿 而被限制。目P，在利用RESURF构造的击穿电压提高中有界限。
[0013] 例如，通过使RESURF层的注入量随着朝向半导体基板的外侧逐渐减少，从而避免 该个问题（例如参照非专利文献1W及专利文献1)。通过该样设为RESURF层的注入量逐 渐减少的构造，电场集中点被分散到无数的部位，半导体内部的最大电场被大幅降低。该样 的RESURF层的构造被称为VLD(VariationofLateralDoping,横向变渗杂）构造。
[0014] 另外，有随着朝向半导体基板的外侧而阶段性地降低了RESURF层的注入量的 RESURF构造（例如参照专利文献2W及专利文献3)。通过使用该RESURF构造，能够得到 与非专利文献1或者专利文献1公开的使用VLD构造的RESURF层的情况接近的效果。
[0015] 具体而言，在专利文献2或者专利文献3公开的RESURF构造的情况下，电场集中 到高浓度P型注入层的外缘部、具有不同的注入量的RESURF层的边界部、W及RESURF层的 最外缘部。因此，专利文献2或者专利文献3公开的利用RESURF构造的电场缓和的效果与 非专利文献1或者专利文献1公开的使用VLD构造的RESURF层的情况相比变差。但是，关 于专利文献2或者专利文献3公开的RESURF构造，整体相比于单一的注入量的RESURF层， 半导体基板的内部的最大电场降低与电场集中点被分散的程度相应的量。
[0016] 专利文献1;日本特开昭61-84830号公报
[0017] 专利文献2;日本专利第3997551号公报
[0018] 专利文献3;日本特表2000-516767号公报
[0019]非专利文献 1;R.StenglandU.Gosele，"VARIATIONOFLATERALD0PING-ANEW CONCEPTTOAVOIDHI細VOLTAGEBREAKDOWNOFPLANARJUNCTIONS,"lEDM85,p.154， 1985.
【发明内容】
[0020] 如W上所述，非专利文献1W及专利文献1~3公开的w往技术的RESURF构造是 RESURF层的注入量随着朝向半导体基板的外周端部而减少的构造，对击穿电压提高有效。
[0021] 但是，在W往技术的RESURF构造中，存在可得到高击穿电压的注入量（W下有时 称为"最佳注入量"）的富余（Margin)狭小该样的问题。如果最佳注入量的富余狭小，则易 于受到制造工艺的偏差的影响，所制造的产品中的注入量易于偏离最佳注入量。
[0022] 在注入量偏离了最佳注入量的产品中，存在W下的问题。如果注入量小于最佳注 入量，则在达到期望的电压之前，RESURF层会完全耗尽化，在活性区域的外缘部中产生显著 的电场集中，产生雪崩击穿。另外，如果注入量大于最佳注入量，则RESURF层的内侦U、即靠 近活性区域的区域不会耗尽化至最表面，而保持着在基板表面发生的高电压的区域变窄， 击穿电压降低。因此，注入量偏离了最佳注入量的产品成为不良品。
[0023] 如果该样最佳注入量的富余狭小，则易于受到制造工艺的偏差的影响，注入量易 于偏离最佳注入量，所W易于导致成品率的降低、即良品率的降低。
[0024] 本发明的目的在于提供一种不易受到制造工艺的偏差所致的影响而能够W比较 高的成品率来制造的半导体器件及其制造方法。
[0025] 本发明的半导体器件的特征在于，具备：第一导电类型的半导体基板；第二导电 类型的活性区域，在所述半导体基板的厚度方向一方侧的表面部内，从所述半导体基板的 外周缘部隔离地形成；W及电场缓和层，在所述半导体基板的厚度方向一方侧的表面部内， 从所述活性区域的外周缘部朝向所述半导体基板的外周缘部，W围绕所述活性区域的方式 环状地形成，所述电场缓和层具备；多个高浓度杂质层，相互隔开间隔，W围绕所述活性区 域的方式形成，并含有第二导电类型的杂质；W及多个低浓度杂质层，W围绕各所述高浓度 杂质层的方式形成，W比所述高浓度杂质层低的浓度含有所述第二导电类型的杂质，所述 高浓度杂质层之中的在所述电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层与 所述活性区域相接或者一部分重叠地形成，围绕所述最内侧高浓度杂质层的所述低浓度杂 质层与围绕比所述最内侧高浓度杂质层形成于所述径向的更外侧的其他所述高浓度杂质 层的所述低浓度杂质层中的至少一个相连而形成，所述高浓度杂质层彼此的间隔随着从所 述活性区域朝向所述半导体基板的外周缘部而变大。
[0026] 在本发明的半导体器件的制造方法中，该半导体器件具备；第一导电类型的半导 体基板；第二导电类型的活性区域，在所述半导体基板的厚度方向一方侧的表面部，从所述 半导体基板的外周缘部隔离地形成；W及电场缓和层，从所述活性区域的外周缘部朝向所 述半导体基板的外周缘部，W围绕所述活性区域的方式环状地形成，所述半导体器件的制 造方法的特征在于，具备；掩模形成工序，在所述半导体基板的厚度方向一方侧的表面部 上，形成注入掩模，在该注入掩模中在径向上相互隔开间隔而形成了围绕与形成所述活性 区域的区域对应的部分的多个开口部；离子注入工序，经由所述注入掩模向所述半导体基 板离子注入所述第二导电类型的杂质，从而形成高浓度杂质层；W及热处理工序，通过对离 子注入了所述第二导电类型的杂质的所述半导体基板进行热处理，形成围绕所述高浓度杂 质层的低浓度杂质层，在所述掩模形成工序中，W使所述径向上的所述开口部彼此的间隔 随着从与形成所述活性区域的区域对应的部分朝向与所述半导体基板的外周缘部对应的 部分而变大的方式，形成所述注入掩模，在结束了所述热处理工序的时间点，所述高浓度杂 质层之中的在所述电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层与所述活性 区域相接或者一部分重叠地形成，围绕所述最内侧高浓度杂质层的所述低浓度杂质层与围 绕比所述最内侧高浓度杂质层形成于所述径向的更外侧的其他所述高浓度杂质层的所述 低浓度杂质层中的至少一个相连而形成。
[0027] 根据本发明的半导体器件，在第一导电类型的半导体基板的厚度方向一方侧的表 面部内，从半导体基板的外周缘部隔离地形成第二导电类型的活性区域。从该活性区域的 外周缘部朝向半导体基板的外周缘部，W围绕活性区域的方式形成环状的电场缓和层。电 场缓和层具备相互隔开间隔W围绕活性区域的方式形成的多个高浓度杂质层、和W围绕各 高浓度杂质层的方式形成的多个低浓度杂质层。低浓度杂质层相比于高浓度杂质层，第二 导电类型的杂质的浓度更低。在电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层 与活性区域相接或者一部分重叠地形成。围绕最内侧高浓度杂质层的低浓度杂质层与围绕 比最内侧高浓度杂质层形成于径向的更外侧的其他高浓度杂质层的低浓度杂质层中的至 少一个相连而形成。高浓度杂质层彼此的间隔随着从活性区域朝向半导体基板的外周缘部 而变大。
[0028] 通过该个结构，在形成高浓度杂质层W及低浓度杂质层时，能够使可实现具有比 较高的击穿电压的半导体器件的第二导电类型的杂质的注入量的富余比较宽。由此，能够 实现不易受到制造工艺的偏差所致的影响而能够W比较高的成品率来制造的半导体器件。
[0029] 根据本发明的半导体器件的制造方法，在掩模形成工序中，在半导体基板的厚度 方向一方侧的表面部上，形成注入掩模。在注入掩模中，在径向上相互隔开间隔而形成围绕 与形成活性区域的区域对应的部分的多个开口部。经由该注入掩模，在离子注入工序中， 向半导体基板离子注入第二导电类型的杂质，形成高浓度杂质层。离子注入了该第二导电 类型的杂质的半导体基板在热处理工序中被热处理，形成围绕高浓度杂质层的低浓度杂质 层。由此，从活性区域的外周缘部朝向半导体基板的外周缘部，W围绕活性区域的方式，环 状地形成具备高浓度杂质层和低浓度杂质层的电场缓和层。在结束了热处理工序的时间 点，高浓度杂质层中之的在电场缓和层的径向上形成于最内侧的最内侧高浓度杂质层与活 性区域相接或者一部分重叠地形成。围绕最内侧高浓度杂质层的低浓度杂质层与围绕比最 内侧高浓度杂质层形成于径向的更外侧的其他高浓度杂质层的低浓度杂质层中的至少一 个相连而形成。通过该样的电场缓和层，能够实现具有比较高的击穿电压的半导体器件。
[0030] 在掩模形成工序中，W使径向上的开口部彼此的间隔随着从与形成活性区域的区 域对应的部分朝向与半导体基板的外周缘部对应的部而变大的方式，形成注入掩模。由此， 能够使可实现具有比较高的击穿电压的半导体器件的第二导电类型的杂质的注入量的富 余比较宽。因此，能够抑制制造工艺的偏差所致的影响，W比较高的成品率来制造具有比较 高的击穿电压的半导体器件。
[0031] 另外，通过在用于形成高浓度杂质层的离子注入之后进行热处理来形成低浓度杂 质层，所W无需为了形成低浓度杂质层而进行离子注入。另外，无需为了实现比较高的击穿 电压而在离子注入之后进行长时间的热处理。因此，能够容易地形成如上所述可实现比较 高的击穿电压的电场缓和层。
[0032] 本发明的目的、特征、方面化及优点通过W下的详细的说明和附图将更加清楚。
【附图说明】
[0033] 图1是示出本发明的第一实施方式的半导体器件1的结构的俯视图。
[0034] 图2是从图1的切割面线II-II观察了的剖面图。
[00巧]图3是将本发明的第一实施方式中的半导体器件1的电场缓和层13的部分进行 放大而示出的剖面图。
[0036] 图4是示出使用抗蚀剂掩模RM1进行离子注入的状态的剖面图。
[0037] 图5是示出电场缓和层13的形成结束了的阶段的状态的剖面图。
[0038] 图6是示出本发明的第一实施方式的半导体器件1中的受主离子注入量的平面方 向分布的图形。
[0039] 图7是示出本发明的第一实施方式的半导体器件1中的与击穿电压的集合数依赖 性有关的仿真结果的图形。
[0040] 图8是示出本发明的第一实施方式的半导体器件1中的与电场的集合数依赖性有 关的仿真结果的图形。
[0041] 图9是示出本发明的第一实施方式的半导体器件1中的与击穿电压的注入量依赖 性有关的仿真结果的图形。
[0042] 图10是示出本发明的第一实施方式中的半导体器件1的表面受主浓度的平面方 向分布的图形。
[0043] 图11是示出本发明的第一实施方式的半导体器件1中的电场分布的仿真结果的 图形。
[0044] 图12是示出本发明的第一实施方式的半导体器件1中的与注入量的富余有关的 仿真结果的图形。
[0045] 图13是示出本发明的第一实施方式的半导体器件1中的与注入量的富余有关的 仿真结果的图形。
[0046] 图14是示出W往技术的半导体器件中的与基板表面的耗尽层分布有关的仿真结 果的图像。
[0047] 图15是示出本发明的第一实施方式的半导体器件1中的与基板表面的耗尽层分 布有关的仿真结果的图像。
[0048] 图16是示出与纯化膜表面的最大电场有关的仿真结果的图形。
[0049] 图17是示出W往技术的半导体器件中的与基板剖面的耗尽层分布有关的仿真结 果的图像。
[0050] 图18是示出W往技术的半导体器件中的与基板剖面的耗尽层分布有关的仿真结 果的图像。
[0051] 图19是示出W往技术的半导体器件中的与基板剖面的耗尽层分布有关的仿真结 果的图像。
[0052] 图20是示出本发明的第一实施方式的半导体器件1中的与基板剖面的耗尽层分 布有关的仿真结果的图像。
[0053] 图21是示出本发明的第一实施方式的半导体器件1中的与基板剖面的耗尽层分 布有关的仿真结果的图像。
[0054] 图22是示出本发明的第一实施方式的半导体器件1中的与基板剖面的耗尽层分 布有关的仿真结果的图像。
[0055] 图23是示出与纯化膜表面的最大电场有关的仿真结果的图形。
[0056] 图24是示出本发明的第二实施方式中的半导体器件2的结构的俯视图W及剖面 图。
[0057] 图25是示出使用抗蚀剂掩模M2进行了离子注入的状态的图。
[005引图26是示出电场缓和层70的形成结束了的阶段的状态的俯视图W及剖面图。
[0059] 图27是示出本发明的第二实施方式的半导体器件2中的与击穿电压的注入量依 赖性有关的仿真结果的图形。
[0060] 图28是示出本发明的第二实施方式的半导体器件2中的与注入量的富余有关的 仿真结果的图形。
[0061] 图29是示出本发明的第S实施方式中的半导体器件3的结构的剖面图。
[0062] 图30是示出将本发明的第S实施方式的半导体器件3应用于击穿电压4500V等 级的Si的纵型PIN二极管时的仿真结果的图形。
[0063] 图31是示出将本发明的第S实施方式的半导体器件3应用于击穿电压4500V等 级的Si的纵型PIN二极管时的仿真结果的图形。
[0064] 图32是示出本发明的第四实施方式中的半导体器件4的结构的俯视图W及剖面 图。
[0065] 图33是示出将本发明的第四实施方式的半导体器件4应用于击穿电压4500V等 级的Si的纵型PIN二极管时的仿真结果的图形。
[0066]