半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体器件及其制造技术，例如涉及应用于包含结型场效应晶体管(结型FET(Junct1n Field Effect Transistor))的半导体器件及其制造技术而有效的技术。
【背景技术】
[0002]在日本特开2010-147405号公报(专利文献I)中，记载了在常关型的结型FET中，能够兼顾耐压的提高和导通电阻的降低的技术。具体而言，记载了如下技术:在使用碳化硅作为衬底材料的结型FET中，在栅极区域与沟道形成区域之间的pn结附近导入如下杂质，所述杂质与导入栅极区域的杂质为相反导电型，而与导入沟道形成区域的杂质为相同导电型。
[0003]在先技术文献
[0004]专利文献
[0005]专利文献1:日本特开2010-147405号公报
【发明内容】
[0006]发明要解决的问题
[0007]例如，从谋求结型FET的性能提高的观点来看，期望降低导通电阻，但在现有的结型FET中，从降低导通电阻的观点来看，存在改善的余地。
[0008]从本说明书的描述和附图可以清楚地看出本发明的其它问题和新颖特征。
[0009]解决问题的手段
[0010]在一实施方式中的半导体器件中，结型场效应晶体管的栅极区域具有低浓度栅极区域和杂质浓度比低浓度栅极区域高的高浓度栅极区域，且高浓度栅极区域内包于低浓度栅极区域中。
[0011]另外，一实施方式中的半导体器件的制造方法包括在一对槽的底部之下形成一对栅极区域的工序，该工序具有:在一对槽的每一个的底部之下形成低浓度栅极区域的工序；以及在一对槽的每一个的底部之下的区域且比低浓度栅极区域的形成区域窄的区域形成高浓度栅极区域的工序。
[0012]发明的效果
[0013]根据一实施方式，能够实现结型FET的性能提高。
【附图说明】
[0014]图1是表示相关技术中的结型FET的示意性器件结构的剖视图。
[0015]图2是表示实施方式I中的结型FET的结构的剖视图。
[0016]图3是放大地表示实施方式I中的结型FET的示意图。
[0017]图4是表示实施方式I中的结型FET的截止状态的图。
[0018]图5是表示实现截止特性的提高的结型FET的截止状态的图。
[0019]图6是表示实施方式I中的半导体器件的制造工序的剖视图。
[0020]图7是表示接着图6的半导体器件的制造工序的剖视图。
[0021]图8是表示接着图7的半导体器件的制造工序的剖视图。
[0022]图9是表示接着图8的半导体器件的制造工序的剖视图。
[0023]图10是表示接着图9的半导体器件的制造工序的剖视图。
[0024]图11是表示接着图10的半导体器件的制造工序的剖视图。
[0025]图12是表示接着图11的半导体器件的制造工序的剖视图。
[0026]图13是表示接着图12的半导体器件的制造工序的剖视图。
[0027]图14是表示接着图13的半导体器件的制造工序的剖视图。
[0028]图15是表示接着图14的半导体器件的制造工序的剖视图。
[0029]图16是表示接着图15的半导体器件的制造工序的剖视图。
[0030]图17是表示接着图16的半导体器件的制造工序的剖视图。
[0031]图18是表示实施方式2中的半导体器件的制造工序的剖视图。
[0032]图19是表示接着图18的半导体器件的制造工序的剖视图。
[0033]图20是表示实施方式3中的半导体器件的制造工序的剖视图。
[0034]图21是表示接着图20的半导体器件的制造工序的剖视图。
[0035]图22是表示实施方式4中的半导体器件的制造工序的剖视图。
[0036]图23是表示接着图22的半导体器件的制造工序的剖视图。
[0037]附图标记的i兑明
[0038]IS半导体衬底
[0039]CH沟道区域
[0040]CNR反向掺杂区域
[0041]DE漏电极
[0042]DIT 槽
[0043]DPL耗尽层
[0044]EPI外延层
[0045]GPE栅极引出电极
[0046]GPR栅极引出区域
[0047]GR栅极区域
[0048]GUR保护环
[0049]HGPR高浓度栅极引出区域
[0050]HGR高浓度栅极区域
[0051]HMl硬掩模膜
[0052]HM2硬掩模膜
[0053]HM3硬掩模膜
[0054]HM4硬掩模膜
[0055]HM5硬掩模膜
[0056]IFl绝缘膜
[0057]IF2绝缘膜
[0058]IL层间绝缘膜
[0059]LGPR低浓度栅极引出区域
[0060]LGR低浓度栅极区域
[0061]OS偏移隔离层
[0062]PAS表面保护膜
[0063]SE源电极
[0064]SL硅化物层
[0065]SR源极区域
[0066]Sff侧壁隔离层
[0067]WL 阱
【具体实施方式】
[0068]在以下实施方式中，为了方便起见，在需要时，分割为多个部分或实施方式来进行说明，除了特别明示的情况，这些内容并不是无关的，而是一方为另一方的一部分或全部变形例、详细说明、补充说明等关系。
[0069]另外，在以下实施方式中，在提及元件的数量等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明显限定于特定数量的情况等，并不限定于该特定的数量，也可以是特定的数量以上或以下。
[0070]并且，不言而喻的是，在以下实施方式中，除了特别明示的情况以及一般认为原理上明显必要的情况等，其结构要素(也包含元件、步骤等)不是必要的。
[0071]同样地，在以下实施方式中，在提及结构要素等的形状、位置关系等时，除了特别明示的情况以及一般认为原理上明显并非如此的情况等，包含实际上近似或类似于该形状等情况。上述数值以及范围也同样如此。
[0072]另外，在用于说明实施方式的全部附图中，相同的部件原则上标注相同的附图标记，并省略其重复的说明。此外，为了容易理解附图，有时即使是俯视图也附加剖面线。
[0073](实施方式I)
[0074]〈相关技术的说明〉
[0075]在作为功率半导体元件的一种的功率MOSFET的领域中，使用了硅衬底(Si衬底)的Si功率MOSFET为主流。但是，使用了碳化硅衬底(SiC衬底)的SiC功率MOSFET与Si功率MOSFET相比，具有能够高耐压化和低损耗化的优点。其原因在于:由于碳化硅与硅相比带隙较大，绝缘破坏耐压变大，结果，即使外延层(漂移层)变薄，也能够确保耐压。也就是说，SiC功率MOSFET具有如下优点:即使外延层变薄也能够确保绝缘破坏耐压，并且由于外延层变薄，能够降低SiC功率MOSFET的导通电阻。因此，例如，在省电或环保型的变换器(inverter)技术的领域中，SiC功率MOSFET引人关注。
[0076]但是，已知的是，在SiC功率MOSFET中，由于难以形成良好的栅极绝缘膜，从提高可靠性的观点来看存在改善的余地。因此，作为SiC功率M0SFET，不使用栅极绝缘膜的结型FET引人关注。以下，将说明该结型FET的一结构例。
[0077]图1是表示相关技术中的结型FET的示意性器件结构的剖视图。在图1中，相关技术中的结型FET例如具有向碳化娃导入氮(N)所代表的η型杂质而成的外延层EPI,在该外延层EPI的表面上形成有源极区域SR。该源极区域SR也由向碳化硅导入氮而成的η型半导体区域形成。而且，源极区域SR的下层成为沟道区域CH，且在夹持源极区域SR的外延层EPI的表面上形成有一对槽DIT。并且，在一对槽DIT的每一个的底面下形成有栅极区域GR。因此，在相关技术中的结型FET中，以夹持沟道区域CH的方式形成有一对栅极区域GR0
[0078]该栅极区域GR由杂质浓度低的低浓度栅极区域LGR和杂质浓度比该低浓度栅极区域LGR高的高浓度栅极区域HGR形成，在低浓度栅极区域LGR上配置有高浓度栅极区域HGR0而且，在相关技术中的结型FET中，低浓度栅极区域LGR与高浓度栅极区域HGR这两个区域与沟道区域CH直接接触。
[0079]低浓度栅极区域LGR由向碳化硅导入了铝(Al)所代表的P型杂质而成的P型半导体区域形成，高浓度栅极区域HGR也由向碳化硅导入了 P型杂质而成的P型半导体区域形成。在这里，高浓度栅极区域HGR例如为了在与形成于栅极区域GR的表面上的硅化物层(未图示)之间得到良好的欧姆接触而形成。
[0080]相关技术中的结型FET按上述方式构成，以下将简单地说明其工作。在图1中，在使结型FET导通工作时，源极区域SR与栅极区域GR之间的电位差成为0V。该情况下，由于从形成于沟道区域CH与栅极区域GR的边界区域的ρη结开始的耗尽层DPL的延伸较小，沟道区域CH的大部分区域不耗尽。由此，当在夹持沟道区域CH的源极区域SR