半导体器件及其制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体地，涉及一种半导体器件及其制作方法。
【背景技术】
[0002]随着半导体技术的不断发展，半导体器件的尺寸不断减小，沟道长度变得很短，源漏之间的电场强度较强，很容易形成大量具有破坏性的热载流子。热载流子会产生热载流子效应，对半导体器件的可靠性产生影响。
[0003]目前通常通过减小源漏极之间沿沟道方向的最大横向电场强度来减小热载流子效应。例如，在亚微米MOSFET器件的制作过程中，在源漏极之间形成一个掺杂浓度较浅的浅掺杂漏区(LDD)，减缓源漏极之间的掺杂梯度，而缓变的掺杂梯度能够降低源漏极之间沿沟道方向的最大横向电场强度。但是，降低源漏极之间沿沟道方向的最大横向电场的效果不明显，从而不能很明显地改善热载流子效应。
[0004]因此，有必要提出一种半导体器件及其制作方法，以解决现有技术中存在的问题。
【发明内容】
[0005]为了解决现有技术中存在的问题，根据本发明的一个方面，提供一种半导体器件的制作方法。该方法包括:a)提供半导体衬底，所述半导体衬底上形成有栅极结构，所述半导体衬底内在所述栅极结构的两侧形成有浅掺杂区域；b)在所述半导体衬底和所述栅极结构上形成侧墙材料层，所述侧墙材料层包括交替形成的氧化物层和氮化物层；c)对所述侧墙材料层进行干法刻蚀至露出所述侧墙材料层中的最下面层；d)对露出的氧化物层或露出的氮化物层进行湿法刻蚀，以在所述栅极结构的两侧形成侧墙，其中剩余的氧化物层和剩余的氮化物层具有不同的宽度；以及e)对所述半导体衬底进行源漏掺杂，以使所述侧墙对应的所述半导体衬底中具有掺杂梯度。
[0006]优选地，所述氧化物层包括依次形成在所述半导体衬底上的第一氧化物层和第二氧化物层，所述氮化物层形成在所述第一氧化物层和所述第二氧化物层之间。
[0007]优选地，所述d)步骤包括:对露出的第一氧化物层和第二氧化物层进行湿法刻蚀。
[0008]优选地，所述湿法刻蚀的刻蚀剂为氢氟酸。
[0009]优选地，剩余的第一氧化物层的宽度大于剩余的第二氧化物层的宽度，且小于所述剩余的氮化物层的宽度。
[0010]优选地，所述剩余的氮化物层与所述剩余的第一氧化物层的宽度差等于所述剩余的氮化物层与所述剩余的第二氧化物层的宽度差。
[0011]优选地，所述氧化物层为氧化硅层，所述氮化物层为氮化硅层。
[0012]优选地，所述干法刻蚀包括反应离子刻蚀、离子束刻蚀和等离子刻蚀中的一种或多种。
[0013]优选地，所述源漏掺杂为离子注入。
[0014]根据本发明的另一个方面，提供一种半导体器件。该半导体器件采用上述任一种方法制备。
[0015]根据本发明的半导体器件的制作方法能够在半导体衬底内的源漏区和浅掺杂漏区之间形成多个掺杂梯度，可以有效地减小热载流子效应，增强MOS器件可靠性，且制作工艺简单，生产成本低。
[0016]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0017]以下结合附图，详细说明本发明的优点和特征。
【附图说明】
[0018]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0019]图1是根据本发明的一个实施例的一种半导体器件的制作方法的流程图；以及
[0020]图2A-2E是根据图1中流程图所示的方法制作半导体器件的各个步骤过程中形成的半导体器件的剖视图。
【具体实施方式】
[0021]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0022]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0023]根据本发明的一个方面，提供一种半导体器件的制作方法。图1示出了根据本发明一个实施例的半导体器件的制作方法的流程图，图2A-2E示出了根据图1所示的方法制备半导体器件过程中形成的半导体器件的剖视图。下面将结合图1所示的流程图以及图2A-2E所示的半导体器件的剖视图详细描述本发明。
[0024]步骤SllO:提供半导体衬底，该半导体衬底上形成有栅极结构，半导体衬底内在栅极结构的两侧形成有浅掺杂区域。
[0025]如图2A所示，提供半导体衬底210。该半导体衬底210可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。半导体衬底210中可以形成有用于隔离有源区的浅沟槽隔离(STI)等，浅沟槽隔离可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其他现有的低介电材料形成。当然，半导体衬底210中还可以形成有掺杂阱等等。为了图示简洁，在这里仅用方框来表示。
[0026]半导体衬底210上形成有栅极结构220。栅极结构220包括栅极介电层221以及位于栅极介电层上的栅极材料层222。
[0027]栅极介电层221的材料可以包括传统的介电材料诸如硅的氧化物(例如S12)、氮化物(例如Si3N4)和氮氧化物(例如S1N、S1N2)ο其中氧化硅材质的栅极介电层可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RT0)、原位水蒸气氧化(ISSG)等形成。氮化硅材质的栅极介电材料层则可以通过氮化工艺例如高温炉管氮化、快速热退火氮化或等离子体氮化等形成。而对氧化硅进一步执行氮化工艺则可形成氮氧化硅材质的栅极介电层。此外，栅极介电层221的材料也可以为氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化错、氧化错娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛等。其可以采用任何适合的形成工艺形成。例如化学气相沉积(CVD)、物理气相沉积(PVD)等。
[0028]栅极材料层222的材料可以是金属、金属合金、金属氮化物和金属娃化物,及其层压制件和其复合物。栅极材料层222的材料也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约IXlO18到大约IXlO22个掺杂原子的掺杂浓度)以及多晶硅金属娃化物(polycide)材料(掺杂的多晶娃/金属娃化物叠层材料)。栅极材料层可以通过化学气相沉积法(CVD)、物理气相沉积(PVD)及其他合适的方式形成。
[0029]半导体衬底210内在栅极结构220的两侧形成有浅掺杂区域230。浅掺杂区域230可以为N型掺杂也可以为P型掺杂，掺杂的元素可以为P、As、B等。浅掺杂漏区230可以采用离子注入或预扩散的方式形成。其掺杂浓度可以根据实际情况确定。
[0030]S120:在半导体衬底和栅极结构上形成侧墙材料层，侧墙材料层包括交替形成的氧化物层和氮化物层。
[0031]如图2B所示，在半导体衬底210和栅极结构220上形成侧墙材料层。侧墙材料层包括交替形成的氧化物层241和氮化物层242。氧化物层241可以是例如氧化硅层，氮化物层242可以是例如氮化硅层。在根据本发明的一个优选实施例中，氧化物层241包括两层，即第一氧化物层241A和第二氧化物层241B，氮化物层242包括一层。其中，第一氧化物层241A和第二氧化物层241B依次形成在半导体衬底210上，氮化物层242形成在第一氧化物层241A和第二氧化物层241B之间。需要说明的是，本发明无欲对氧化物层241和氮化物层242的数量进行限制。例如，在根据本发明未示出的其他实施例中，氧化物层和氮化物层可以均只包括一层，其可以是氮化物层形成在氧化物层上面，也可以是氧化物层形成在氮化物层上面。在根据本发明未示出的其他实施例中，氧化物层包括第一氧化物层和第二氧化物层，氮化物层也可以包括第一氮化物层和第二氮化物层。它们在半导体衬底上的排布方式依次为第一氧化物层、第一氮化物层、第二氧化物层以及第二氮化物层。
[0032]侧墙材料层可以用本领域已知的化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)等方法形成，为了简洁，不再赘述。
[0033]S130:对侧墙材料层进行干法刻蚀至露出侧墙材料层中的最下面层。
[0034]如图2C所示，对图2B中形成的侧墙材料层进行干法刻蚀至露出侧墙材料层中的最下面层。例如，在根据本发明的一个实施例中，侧墙材料层包括依次形成的第一氧化物层241A、氮化物层242以及第二氧化物层241B。对侧墙材料层的干法刻蚀可以在露出侧墙材料层中的最下面层，即第一氧化物层241A处停止。此时，位于第一氧化物层241A上的