半导体装置的制造方法

文档序号:8529363阅读:276来源:国知局
半导体装置的制造方法
【技术领域】
[0001]本发明涉及一种半导体装置,尤其是一种包括用于静电放电(electrostaticdischarge, ESD)防护的娃控整流器(silicon-controlled rectifier, SCR)结构的半导体装置。
【背景技术】
[0002]静电放电(electrostatic discharge,ESD)是一种日常生活中经常发生的自然现象。ESD可在短时间内产生大量电流。当短时间内由ESD所产生的大量电流流经集成电路,将可能产生超过集成电路所能承受的功率消耗,进而造成集成电路损坏,并可能使电路发生错误。实际上,ESD已经成为集成电路在制造及使用时,造成其故障的主要原因之一。
[0003]一种减轻或防止ESD造成损害的方法是利用ESD保护装置或电路以保护集成电路。娃控整流器(silicon-controlled rectifier, SCR)因为具备大电流承受能力以及小布局面积,故其为适用于ESD保护的其中一种装置。然而,传统的SCR具有一需缺点,像是高触发电压(Vta,高于SCR启动时的电压)、低维持电压(Vh,低于SCR关闭时的电压)、以及缓慢的开启速度。
[0004]最近,一种二极管触发SCR(DTSCR)被发展了出来以作为传统SCR的替代。相较于传统SCR,DTSCR可以相对较快的速度开启。然而,DTSCR可能只使用相对低的操作电压,例如低于约1.5伏特的操作电压。

【发明内容】

[0005]依据本发明,是提出一种半导体装置,包括整流器、晶体管增强电流路径以及开关电路。整流器耦接于电路接地点与端点之间,端点用以耦接至外部电路;晶体管增强电流路径耦接至整流器;开关电路耦接至晶体管增强电流路径,并耦接于端点以及电路接地点之间。开关电路用以在正常操作期间关闭晶体管增强电流路径,并当静电放电(electrostatic discharge)发生于端点时,开启晶体管增强电流路径。
[0006]本发明的特征及优点部份将陈述于以下的说明,部份则可从本发明明显得知,或通过实施本发明而或得。此些特征及优点将通过随附权利要求范围中所特别指出的元件及组合而被实现及达成。
[0007]可以理解的是,前述的一般性叙述以及底下的细节描述仅是作为例示及说明,并不用以限制本发明。
[0008]为了对本发明的上述及其他方面有更佳的了解,下文特举较佳实施例,并配合所附图式,作详细说明如下:
【附图说明】
[0009]【图式简单说明】
[0010]图1A及图1B概要地绘示依据一例示实施例的半导体装置。
[0011]图2A及图2B概要地绘示依据一例示实施例的半导体装置。
[0012]图3A及图3B概要地绘示依据一例示实施例的半导体装置。
[0013]图4A至图4E概要地绘示依据一例示实施例的半导体装置。
[0014]图5A及图5B概要地绘示依据一例示实施例的半导体装置。
[0015]图6分别绘示针对不具晶体管增强电流路径的半导体装置以及具有晶体管增强电流路径的半导体装置的电流-电压曲线。
[0016]图7分别绘示不具漏电流控制的半导体装置以及具漏电流控制的半导体装置的漏电流。
[0017]【符号说明】
[0018]100、200、300、400、500:半导体装置
[0019]102: SCR
[0020]104:晶体管增强电流路径
[0021]106:ESD 事件开关
[0022]108:漏电流控制部
[0023]110:端点
[0024]112:电路接地点
[0025]114:本质 PNP BJT
[0026]114-1:射极
[0027]114-2:基极
[0028]114-3:集极
[0029]116:本质 NPN BJT
[0030]116-1:集极
[0031]116-2:基极
[0032]116-3:射极
[0033]118:N型阱寄生电阻
[0034]120:P型阱寄生电阻
[0035]122:PNP BJT
[0036]122-1:射极
[0037]122-2:基极
[0038]122-3:集极
[0039]124:N 通道 FET
[0040]124-1:漏极
[0041]124-2:栅极
[0042]124-3:源极
[0043]124-4:基极
[0044]126:电容
[0045]128:电阻
[0046]130:电阻
[0047]132:基板
[0048]132-1:第一部份
[0049]132-2:第二部份
[0050]132-3:第三部份
[0051]134:N 型阱
[0052]136:P 型阱
[0053]138:N型重掺杂区域
[0054]138’:环状 N+区域
[0055]140:P型重掺杂区域
[0056]142:P+ 区域
[0057]144:N+ 区域
[0058]146:N 型阱
[0059]148:P 型阱
[0060]150:P+ 区域
[0061]152、154、156:N+区域
[0062]158:重掺杂多晶硅层
[0063]160:P+ 区域
[0064]161:N+ 区域
[0065]162,164,166:电性连接
[0066]302:P 通道 FET
[0067]302-1:漏极
[0068]302-2:栅极
[0069]302-3:源极
[0070]402:环状N型阱
[0071]404:环状N+区域
[0072]406:绝缘层
[0073]502:晶体管增强电流路径
[0074]504,506,508:PNP BJT
[0075]510:漏电流控制部
[0076]512、514、516:漏电流控制电阻
[0077]518、520、522:N 型阱
[0078]524、526、528:P+区域
[0079]530、532、534:N+区域
[0080]536、538、540、542:电性连接
【具体实施方式】
[0081]本发明实施例包括一种半导体装置,其具有用于静电放电(electrostaticdischarge, ESD)防护的娃控整流器(silicon-controlled rectifier, SCR)结构的半导体装置。
[0082]以下,本发明实施例将辅以图式作说明。在任何可能的情况下,图式中相同的元件符号是代表相同或相似的部份。
[0083]娃控整流器(silicon-controlled rectifier, SCR)是一种可用于ESD防护的装置。如此处所采用,SCR具有彼此相邻的N型阱以及P型阱。P型重掺杂区域以及N型重掺杂区域分别形成于N型阱以及P型阱之中。因此,SCR的基本结构包括PNPN结构,当中P+区域、N型阱以及P型阱形成本质PNP晶体管,而N型阱、P型阱以及N+区域形成本质NPN晶体管。
[0084]在操作上,SCR通常与所欲保护的外部电路并联。依据一种用以连接SCR与所欲保护的外部电路的典型配置,SCR的阳极被连接至外部电路中可能发生ESD之处。SCR的阴极被连接至电路的地端(ground),其亦可是外部电路的地端。当没有ESD发生时,SCR处于高电阻状态,使得SCR无法干涉外部电路的操作。当ESD发生时,ESD在SCR的阳极产生过多的电荷,使得施加于SCR阳极的电压上升。当施加于SCR的电压变得高于SCR的触发电压Vtr,由N型讲与P型讲所形成的N-P结发生雪崩溃崩(avalanche breakdown)。由溃崩所产生的电流会开启本质PNP晶体管或本质NPN晶体管其中之一。接着本质PNP晶体管与本质NPN晶体管两者皆会变成饱和状态。如此一来,SCR会进入低电阻状态(也就是被开启),并开始传导由ESD所产生的过量电荷的主要部分。因此,被保护的外部电路只需承受一小部分的ESD电荷,因而免于受到损害。在SCR进入低电阻状态并且传导ESD电荷之后,施加于SCR上的电压降低。当施加于SCR上的电压变得低于SCR的维持电压\,SCR关闭。
[0085]在本发明实施例的一种用于ESD防护的半导体装置中,一晶体管增强(transistor-enhanced)电流路径、一 ESD事件开关以及一
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