三维半导体器件的制作方法
【技术领域】
[0001]本发明构思涉及半导体器件以及制造半导体器件的方法。具体地，本发明构思涉及三维(3D)半导体器件以及制造3D半导体器件的方法。
【背景技术】
[0002]需要更高度集成的半导体器件来满足消费者对于提供优良性能而又相对便宜的电子产品的需求。这对于半导体存储器件是尤其正确的。在典型的二维或平面半导体存储器件的情形下，器件的集成(密度)主要相应于被该器件的单位存储单元所占据的面积。因此，二维或平面半导体存储器件能够被集成的程度极大地取决于在器件制造工艺中能够通过图案化技术形成的图案的精细水平。然而，可以在增大二维或平面半导体器件的集成度时实现的成本节约被与形成极精细图案所需的处理设备相关的昂贵费用抵消。为了克服这样的缺点，近来已经提出了具有三维布置的存储单元的三维半导体存储器件。
【发明内容】
[0003]根据本发明构思的方面，提供一种三维(3D)半导体器件，其包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括设置在导电层的各端部上并在其上突起的缓冲图案、设置在该叠层上方并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。
[0004]该3D半导体器件还可以包括插设在叠层的导电层之间的绝缘层，至少一个缓冲图案可以在绝缘层的上表面上方突起，该绝缘层位于其上设置有所述至少一个缓冲图案的各导电层上。
[0005]每个缓冲图案可以包括位于各导电层的端部上的下缓冲图案以及位于下缓冲图案上的上缓冲图案，上缓冲图案可以穿过下缓冲图案以接触各导电层，上缓冲图案可以以一深度延伸到各导电层中。
[0006]每个缓冲图案还可以包括沿着阶梯状部分的与各导电层的端部相邻的竖面(riser)并位于下缓冲图案的第一表面部分上的绝缘侧壁，上缓冲图案可以位于下缓冲图案的邻近绝缘侧壁的第二表面部分上。
[0007]每个下缓冲图案的厚度可以在每个绝缘层的厚度的0.1倍和0.8倍之间(包括两个端值)。
[0008]缓冲图案的至少一部分可以以圆柱或平行六面体的形状在导电层的各端部上方竖直地延伸。
[0009]根据本发明构思的另一方面，提供一种3D半导体器件，该3D半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分并且导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括在导电层的各端部上方向上延伸的接触孔、位于各接触孔内的缓冲图案、设置在该叠层上方并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。
[0010]所述缓冲图案可以是上缓冲图案，3D半导体器件还可以包括位于导电层的各端部上的下缓冲图案。接触孔可以延伸穿过各下缓冲图案，上缓冲图案可以穿过接触孔内的各下缓冲图案以接触导电层的各端部。接触孔还可以延伸到各导电层内一深度，上缓冲图案可以穿过接触孔内的各导电层所述一深度。
[0011]接触孔可以是圆筒形，接触孔的高宽比可以在0.7和1.3之间，并包括两个端值。
[0012]根据本发明构思的另一方面，提供一种3D半导体器件，该3D半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，其中该叠层在器件的连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括由设置在导电层的各端部上的外延材料制成的缓冲图案、设置在该叠层之上并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。
[0013]外延材料可以用杂质掺杂。
[0014]3D半导体器件还可以包括插设在该叠层的导电层之间的绝缘层。此外，每个缓冲图案可以包括由位于各导电层的端部上的外延材料制成的下缓冲图案以及由位于下缓冲图案上的外延材料制成的上缓冲图案。每个下缓冲图案的厚度可以小于每个绝缘层的厚度。
[0015]根据本发明构思的另一方面，提供一种3D半导体器件，该3D半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面(tread)。3D半导体器件还包括设置在导电层的各端部上的缓冲图案、设置在该叠层上方并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。缓冲图案当中的第一缓冲图案的高度从第一缓冲图案的底表面延伸至连接到第一缓冲图案的接触插塞的底表面，缓冲图案当中的第二缓冲图案的高度从第二缓冲图案的底表面延伸至连接到第二缓冲图案的接触插塞的底表面，其中第一缓冲图案的高度小于第二缓冲图案的高度，第一缓冲图案相对于第二缓冲图案位于阶梯形部分上。
[0016]对于阶梯状部分的至少一段(segment)，缓冲图案的各高度可以在向下方向上连续增大。阶梯状部分可以包括多段，其中相邻段的相邻缓冲图案的各高度在阶梯状部分的向下方向上减小，并且其中缓冲图案的各高度在阶梯状部分的每段内在向下方向上连续增大。
[0017]3D半导体存储器件还可以包括插设在该叠层的导电层之间的绝缘层。此外，每个缓冲图案可以包括位于各导电层的端部上的下缓冲图案以及位于下缓冲图案上的上缓冲图案。每个下缓冲图案的厚度可以小于每个绝缘层的厚度。
[0018]缓冲图案的至少一部分可以以圆柱或平行六面体的形状在导电层的各端部上竖直地延伸。
[0019]缓冲图案可以是杂质掺杂的外延层。
[0020]根据本发明构思的另一方面，提供一种制造3D半导体器件的方法，该方法包括:在基板上交替地形成第一和第二层以制造其中第二层彼此垂直地隔开的叠层；图案化该叠层以暴露每个第二层在连接区域中的端部，其中该图案化在连接区域中产生叠层的阶梯状部分，在连接区域中第二层的各端部构成阶梯状部分的梯面(tread);形成在第二层的各端部上且在其上突起的缓冲图案；在各缓冲图案上形成接触插塞；以及在叠层上形成互连结构，其中互连结构包括电连接到接触插塞的导线。
[0021 ] 第一层可以是绝缘层，第二层可以包括硅。
[0022]形成缓冲图案可以包括分别用下缓冲图案覆盖第二层的端部，下缓冲图案可以被外延地形成。
[0023]形成缓冲图案可以包括:在叠层上(包括在其阶梯状部分上)共形地形成第一上绝缘层；在第一上绝缘层中形成分别与第二层的端部对准的开口 ；以及分别在开口中形成竖直的缓冲图案。竖直的缓冲图案可以被外延地形成。
[0024]形成缓冲图案可以包括:分别在阶梯状结构的竖面(riser)部分上形成间隔物图案；以及随后在间隔物图案设置在竖面部分上时在第二层的端部上形成竖直的缓冲图案。竖直的缓冲图案可以被外延地形成。
[0025]形成缓冲图案可以包括:分别用下缓冲图案覆盖导电层的端部；随后在导电层的端部上形成竖直的缓冲图案，其每个在形成于导电层的相同端部上的下缓冲图案上方突起。形成竖直的缓冲图案可以包括:在叠层上(包括在其阶梯状部分上)以及在下缓冲图案上共形地形成第一上绝缘层；在第一上绝缘层中形成分别与导电层的端部对准的单元缓冲开口 ；以及分别在单元缓冲开口中形成竖直的缓冲图案。
[0026]形成缓冲图案可以包括:在已经形成下缓冲图案之后，分别在阶梯状结构的竖面(riser)部分上形成间隔物图案；以及随后在间隔物图案设置在阶梯状部分的竖面部分上时，分别在导电层的端部上形成竖直的缓冲图案。
[0027]该方法还可以包括置换工艺，在该置换工艺中第二层的全部或部分用导电层替换，置换工艺可以在形成接触插塞之前进行。
【附图说明】
[0028]示例实施例将从以下结合附图进行的简要描述而被更清楚地理解。附图表示如这里所述的非限制性的示例实施例。
[0029]图1、图2、图3、图4、图5、图6、图7、图8和图9每个是三维半导体器件在其制造过程中的透视图，并一起示出根据本发明构思的制造三维半导体器件的方法的一个实施例。
[0030]图10、图11和图12是示出在图1-图9的实施例中形成下和上缓冲图案的技术的截面图。
[0031]图13和图14是示出根据本发明构思的在制造三维半导体器件的方法的另一实施例中形成上缓冲图案的技术的截面图。
[0032]图15、图16和图17是在根据本发明构思的三维半导体器件中上缓冲图案的形状和布局的相应不例的平面图。
[0033]图18、图19和图20分别是具有图15、图16和图17中示出的缓冲图案的三维半导体器件的透视图。
[0034]图21是示出根据本发明构思的三维半导体器件的另一实施例的透视图。
[0035]图22、图23、图24、图25和图26是示出根据本发明构思的在制造三维半导体器件的实施例中的置换工艺的一示例的截面图。
[0036]图27是在沿图26的线Ι_Γ的水平电极中的硅原子的水平