半导体装置的制造方法
【专利说明】半导体装置
[0001][关连申请]
[0002]本申请享有以日本专利申请2014-49743号(申请日:2014年3月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004]众所周知如下半导体装置，S卩，该半导体装置是将存储器芯片及控制该存储器芯片的动作的控制器芯片搭载于配线基板上而成。对于此种半导体装置来说，需要选择性地将例如一种控制器芯片与端子的排列等不同的各种规格的存储器芯片进行适当组合。
[0005]且说，在欲满足所述要求的情况下，存储器芯片中的端子的排列的不同成为主要原因，有存储器芯片与控制器芯片的端子间的连接构造变得复杂的虞。
[0006]具体来说，将所述存储器芯片与控制器芯片的端子间经由配线基板而三维地配线(立体配线)的必要性等增大，结果，有可能不得不增加配线基板的层数。此外，也设想配线基板上的不同层的配线彼此三维地交叉的状况等增加，而在此情况下，担心传送线路特性的劣化。
【发明内容】
[0007]本发明所欲解决的课题在于提供一种可通过存储器芯片与控制器芯片的合理连接而抑制基板层数的增加且确保所需的传送线路特性的半导体装置。
[0008]实施方式的半导体装置包括配线基板、第一及第二存储器芯片以及控制器芯片。配线基板构成为矩形状，且具有:第一边部，与所述第一边部对向的第二边部，分别排列于所述第一边部侧的第一中继端子群及第二中继端子群，将所述第一中继端子群与所述第二中继端子群加以连接的配线图案，及排列于所述第二边部侧的第三中继端子群。第一存储器芯片构成为矩形状，且具有:配置于所述第一边部侧的第三边部，及沿着所述第三边部排列并且经由接合线而与所述第一中继端子群电连接的存储器侧第一总线端子群。第二存储器芯片构成为矩形状，且具有:配置于所述第二边部侧的第四边部，及沿着所述第四边部排列并且经由接合线而与所述第三中继端子群电连接的存储器侧第二总线端子群。控制器芯片构成为矩形状，且具有:配置于所述第一边部侧的第五边部，沿着所述第五边部排列并且经由接合线而与所述第二中继端子群电连接的控制器侧第一总线端子群，配置于所述第二边部侧的第六边部，及沿着所述第六边部排列并且经由接合线而与所述第三中继端子群电连接的控制器侧第二总线端子群。此外，所述存储器侧第一总线端子群与所述控制器侧第一总线端子群分别按照比特编号顺序而排列，并且将比特编号增加的方向设为彼此相反的方向而排列。而且，所述存储器侧第二总线端子群与所述控制器侧第二总线端子群分别按照比特编号顺序而排列，并且将比特编号增加的方向设为彼此相同的方向而排列。此外，第一存储器芯片设置于配线基板上。而且，第二存储器芯片设置于第一存储器芯片上。此外，控制器芯片设置于第二存储器芯片上。
【附图说明】
[0009]图1是表示从平面方向透视第一实施方式的半导体装置的状态的图。
[0010]图2是表示图1的半导体装置所具备的配线基板的配线图案及控制器芯片的端子群的布局的图。
[0011]图3是表示从箭视A方向透视图1的半导体装置的状态的箭视图。
[0012]图4是表示图1的半导体装置所具备的存储器芯片的构成的平面图。
[0013]图5是表示从平面方向透视比较例I的半导体装置的状态的图。
[0014]图6是表示从平面方向透视第二实施方式的半导体装置的状态的图。
[0015]图7是表示由图6的半导体装置所具备的逻辑反转部更换/未更换比特排列的影像的图。
[0016]图8是表示从平面方向透视第三实施方式的半导体装置的状态的图。
[0017]图9是表示图8的半导体装置所具备的配线基板的配线图案的布局的图。
[0018]图10是表示从箭视B方向透视图8的半导体装置的状态的箭视图。
[0019]图11是表示从平面方向透视比较例2的半导体装置的状态的图。
[0020]图12是表示图11的半导体装置所具备的配线基板的配线图案的布局的图。
[0021]图13是表示从平面方向透视第四实施方式的半导体装置的状态的图。
[0022]图14是表示图13的半导体装置所具备的配线基板的配线图案的布局的图。
[0023]图15是表示从箭视C方向透视图13的半导体装置的状态的箭视图。
[0024]图16是表示从平面方向透视比较例3的半导体装置的状态的图。
[0025]图17是表示图16的半导体装置所具备的配线基板的配线图案的布局的图。
【具体实施方式】
[0026]以下，根据附图对实施方式进行说明。
[0027]<第一实施方式>
[0028]如图1?图3所示，本实施方式的半导体装置30是例如FBGA(Fine pitch BallGrid Array，微间距球栅阵列)等半导体封装，其包括:配线基板26，存储器芯片21、22(第一存储器芯片)，存储器芯片23、24 (第二存储器芯片)，控制器芯片25，密封树脂层28，及焊球27。
[0029]如图1、图2所示，配线基板26是包含配线图案Tl (第一配线图案)的多个配线图案形成于表层或内层的矩形状(长方形)的印刷配线板。配线基板26除具有彼此对向的一对短边外，也具有边部26a (第一边部)、及与该边部26a对向的边部(第二边部)26b作为一对长边。于配线基板26的一主面(芯片的搭载面)分别形成着第一中继端子群7cl...3d...0cU第二中继端子群Oe-3e…7e、及第三中继端子群8d…lid- 15d。
[0030]第一中继端子群7d…3d…Od及第二中继端子群Oe…3e…7e分别排列于配线基板26的边部26a侧。多个配线图案Tl如图2所示，将第一中继端子群7小"3小"0(1与第二中继端子群Oe…3e…7e电连接。第三中继端子群8cl...lid...15d排列于配线基板26的边部26b侧。而且，如图3所示，在配线基板26的另一主面(芯片的非搭载面)，设置着所述焊球27作为外部连接端子。
[0031]图1、图3、图4所示，存储器芯片21、22、23、24分别为矩形状(长方形)的非易失性半导体存储元件，例如为NAND(与非)型快闪存储器芯片。存储器芯片21、22具有彼此对向的一对短边、及包含边部21a、22a(第三边部)的彼此对向的一对长边。另一方面，存储器芯片23、24具有彼此对向的一对短边、及包含边部23a、24a (第四边部)的彼此对向的一对长边。
[0032]这些存储器芯片21、22、23、24如图3所示，以分别经由未图示的绝缘性树脂依序积层于配线基板26的一主面侧的状态而安装。即，作为第一存储器芯片的存储器芯片21、22及作为第二存储器芯片的存储器芯片23、24，分别每多个地(本实施方式中每2个地)搭载于配线基板26上。而且，如图1、图3所示，存储器芯片21、22沿着他们的边部21a、22a，分别排列着存储器侧第一总线端子群7b…3b…Ob及7c...3c…0c。另一方面，存储器芯片23、24沿着他们的边部23a、24a,分别排列着存储器侧第二总线端子群8b…lib...15b及 8c...(Ilc)…15c。
[0033]而且，如图1所示，存储器芯片21、22的边部21a、22a分别配置于配线基板26的边部26a侧。另一方面，存储器芯片23、24的边部23a、24a分别配置于配线基板26的边部26b侧。此处，如图3所示，作为第一存储器芯片的存储器芯片21、22与作为第二存储器芯片的存储器芯片23、24为彼此相同构造(其中将芯片的非搭载面设为下方的情况下的存储器芯片21?24的厚度除外)的存储器芯片。即，如图1所示，作为第二存储器芯片的存储器芯片23、24，应用的是使作为第一存储器芯片的存储器芯片21、22向沿着配线基板26的表面的方向旋转180度而成的状态的芯片。
[0034]如此配置的存储器芯片21、22的存储器侧第一总线端子群7b…3b…Ob及7(τ..3c…Oc如图1、图3所示，分别经由接合线W而与第一中继端子群7小"3小"0(1电连接。另一方面，存储器芯片23,24的存储器侧第二总线端子群8b...lib...15b及8c...(Ilc)...15c如图1、图3所示，分别经由接合线W而与第三中继端子群8cl...lid...15d电连接。
[0035]如图1?图3所示，控制器芯片25是对存储器芯片21、22、23、24的动作分别进行控制的矩形状(长方形)半导体控制元件。控制器芯片25除具有彼此对向的一对长边的夕卜，也具有边部25a (第五边部)、及与该边部25a对向的边部(第六边部)25b作为一对短边。控制器芯片25如图3所示，以经由未图示的绝缘性树脂积层于存储器芯片24的上部的状态而安装。而且，如图1、图2所示，控制器芯片25的边部25a、25b分别配置于配线基板26的边部26a、26b侧。更详细来说，控制器芯片25从配线基板26的厚度方向(平面方向)观察，搭载于存储器芯片24上的向一短边(图1中的左)侧偏靠的位置。
[0036]此外，如图1?图3所示，控制器芯片25具备控制器侧第一总线端子群Oa…3a…7a及控制器侧第二总线端子群8a…I