半导体存储器的制造方法
【专利说明】半导体存储器
[0001][相关申请]
[0002]本申请享有以日本专利申请2014-50568号(申请日:2014年3月13日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]本实施方式涉及一种半导体存储器。
【背景技术】
[0004]近年来，作为用于提升闪速存储器的比特密度的方法，提出一种积层型闪速存储器，其具有存储单元积层而成的构造。
[0005]该积层型闪速存储器能够以低成本实现大容量的半导体存储器。
【发明内容】
[0006]本发明提供一种可靠性高的半导体存储器。
[0007]本实施方式的半导体存储器包括:第一存储单元区域，其包含积层在半导体基板上方的多个存储单元；多层的第一虚拟区域，其邻设于所述第一存储单元区域；多层的第二虚拟区域，其于与所述第一虚拟区域之間配置所述第一存储单元区域，且邻设于所述第一存储单元区域；以及第一配线，其连接同层的所述第一虚拟区域与所述第二虚拟区域。
【附图说明】
[0008]图1是用来说明实施方式的半导体存储器的基本构成的图。
[0009]图2是表示包含实施方式的半导体存储器的装置的整体构成的图。
[0010]图3是表示实施方式的半导体存储器的构造例的示意图。
[0011]图4是表示实施方式的半导体存储器的构造例的俯视图。
[0012]图5是表示实施方式的半导体存储器的构造例的剖视图。
[0013]图6是表示实施方式的半导体存储器的构造例的剖视图。
[0014]图7是表示实施方式的半导体存储器的动作例的流程图。
[0015]图8是用来说明实施方式的半导体存储器的制造方法的基本概念的图。
[0016]图9是表示实施方式的半导体存储器的制造方法的一步骤的俯视图。
[0017]图10是表示实施方式的半导体存储器的制造方法的一步骤的剖视图。
[0018]图11是表示实施方式的半导体存储器的制造方法的一步骤的剖视图。
[0019]图12是表示实施方式的半导体存储器的制造方法的一步骤的俯视图。
[0020]图13是表示实施方式的半导体存储器的制造方法的一步骤的剖视图。
[0021]图14是表示实施方式的半导体存储器的制造方法的变化例的图。
[0022]图15是表示实施方式的半导体存储器的制造方法的变化例的图。
[0023]图16是表示实施方式的半导体存储器的制造方法的变化例的图。
【具体实施方式】
[0024]以下，一边参照图式，一边对本实施方式进行详细说明。在以下的说明中，对具有相同功能及构成的要素标注相同符号，根据需要进行重复说明。
[0025](I)基本形态
[0026]参照图1，对本实施方式的半导体存储器的基本构成进行说明。
[0027]如图1所示，本实施方式的半导体存储器包括存储单元阵列10，该存储单元阵列10包含多个存储单元MC。多个存储单元MC是在存储单元阵列10内，在与基板90的表面平行的方向(第一及第二方向)排列，并且在与基板90的表面垂直的方向(第三方向)积层。
[0028]存储单元阵列10包含多个存储单元区域MR。各存储单元区域MR包含多个存储单元MC。字线(未图示)及比特线(未图示)电连接于各存储单元MC。
[0029]存储单元阵列10包含多个虚拟区域DR。例如，各虚拟区域DR是以与存储单元区域邻设的方式设置。
[0030]虚拟区域DR包含多个虚拟单元DC。虚拟单元DC具有与存储单元MC实质上相同的构造。
[0031]本实施方式的半导体存储器的多个虚拟区域DR连接于共用的配线DWL。例如，某配线DWL将多个虚拟区域DR中位于同层的多个虚拟单元DC电连接。
[0032]本实施方式的半导体存储器可以对多个虚拟区域DR的多个虚拟单元DC统一地施加电压，而可以同时驱动。例如，可以对多个虚拟区域DR同时执行用于存储器的不良检测的测试。
[0033]结果，本实施方式的半导体存储器可以抑制用于存储器测试的时间及成本增加。
[0034]因为容易检测不良，所以本实施方式的半导体存储器可以提供可靠性高的存储器。
[0035](2)实施方式
[0036](a)构成例
[0037]参照图2至图6，对第一实施方式的半导体存储器进行说明。
[0038]图2是表示包含实施方式的半导体存储器的存储装置的构成例的图。
[0039]如图2所示，存储装置500包含存储器控制器5以及本实施方式的半导体存储器
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[0040]以某标准为依据的连接器、无线通信、因特网等是将存储装置500电连接于主机装置600。存储装置500与主机装置600是基于设定在装置500、600间的接口标准而执行数据收发。
[0041 ] 存储装置500包含至少一个半导体存储器I。
[0042]存储器控制器5控制半导体存储器I。存储器控制器5例如根据来自主机装置600的命令来执行半导体存储器I的写入动作、读取动作以及抹除动作。存储器控制器5在写入动作时，将来自存储装置500的外部(例如主机装置)的数据传送到半导体存储器I。存储器控制器5在读取动作时，将来自半导体存储器I的数据向存储装置500的外部传送。
[0043]存储装置500与主机装置600构成存储器系统。
[0044]存储装置500或包含存储装置500的存储器系统是像SD?(Secure Digital，安全数码)卡之类的存储卡、USB (Universal Serial Bus，通用串行总线)存储器、或固态驱动器(SSD, Solid State Drive)等。
[0045]本实施方式的半导体存储器I例如是闪速存储器。
[0046]闪速存储器I包含:存储单元阵列10，包含多个存储单元；以及周边电路19，用来对存储单元阵列10执行动作。
[0047]周边电路19包含如下电路等:列控制电路，控制字线；读取放大器电路，用于数据的读取；电位产生电路，产生可以用于芯片内的动作的电位(电压)；电位控制电路199，控制芯片内的各构成要素的电位。
[0048]图3表示存储单元阵列10的内部构成例的一个示例。
[0049]存储单元阵列10包含多个存储单元区域MR。在闪速存储器I是NAND (Not And,与非)闪速存储器的情况下，例如作为存储单元区域MR，区块与它对应。区块是抹除动作的控制单位。
[0050]关于存储单元阵列10的构成及其制造方法，例如记载在称为“三维积层非挥发性半导体存储器”的在2009年3月19日提出申请的美国专利申请12/407，403号。而且，关于存储单元阵列10的构成及其制造方法，记载在:称为“三维积层非挥发性半导体存储器”的在2009年3月18日提出申请的美国专利申请12/406，524号、称为“非挥发性半导体记忆装置及其制造方法”的在2010年3月25日提出申请的美国专利申请12/679,991号、称为“半导体存储器及其制造方法”的在2009年3月23日提出申请的美国专利申请12/532，030号。这些专利申请的全部内容通过参照而引用在本案说明书中。
[0051 ] 例如在本实施方式中，梳齿形状的导电层22积层在存储单元区域MR内，存储单元区域MR包含作为字线的各导电层22。
[0052]存储单元阵列10内的相互独立的区域分别包含虚拟区域DR。
[0053]各虚拟区域DR在比特线的延伸方向(列方向)上与存储单元区域(区块)MR邻设。例如在列方向上，虚拟区域DR与存储单元区域MR交替地排列。
[0054]结果，在相邻的存储单元区域MR间确保有空间。由此，缓和存储器动作中的彼此相邻的存储单元区域(区块)MR的字线间的电压差，确保存储单元区域MR的边界的耐压的范围。
[0055]另外，虚拟区域DR可以作为区块的构成部件来处理，也可以作为从区块独立的构成部件来处理。在将虚拟区域DR作为区块的构成部件来处理的情况下，一个区块包含一个存储单元区域MR与至少一个虚拟区域DR。
[0056]在作为本实施方式的半导体存储器的三维构造的NAND闪速存储器中，共用的配线DWL电连接多个虚拟区域DR。
[0057]共用地连接于多个虚拟区域DR的配线DWL连接于电位控制电路199。
[0058]使用图4至图6，对本实施方式的闪速存储器内所包含的存储单元区域及虚拟区域的构造例进行说明。