管部28的绝缘膜29形成在堆积在基板90上的导电层(背栅极层)BG内。之后，在背栅极层BG上堆积绝缘膜92。
[0137]在绝缘膜92上，交替地积层多个导电层22z及多个绝缘膜92。
[0138]然后，掩模层(例如硬质掩模层)98形成在包含多个导电层22z及绝缘膜92的积层构造上。
[0139]在掩模层98内，闭环状的狭缝图案STa是利用光刻法或侧壁转印技术而形成。
[0140]这里，狭缝图案STa是用来划分存储单元区域(区块)的图案。因此，在掩模层98内，与设置在存储单元阵列10内的区块的个数相应的个数的狭缝图案(矩形状的环状图案)STa以排列在列方向的方式形成。
[0141]例如，形成用来分离存储单元阵列与其他区域(例如形成周边电路的区域)的狭缝图案STz。狭缝图案STz不与狭缝图案STa交叉。狭缝图案STz也可以具有包围存储单元阵列的闭环状图案。狭缝图案STz与狭缝图案STa间的图案成为用来连接多个虚拟区域DR的虚拟配线图案。
[0142]如图11所示，基于狭缝图案STa依次加工导电层22及绝缘膜，以每个存储单元区域(区块)MR各自独立的方式，在基板90上形成导电层22X与绝缘膜92的积层构造SSx。
[0143]基于相互独立的狭缝图案STa与狭缝图案STz，在基板90上划分存储单元区域MR，且对应于连接多个虚拟单元区域DR的配线图案的积层构造SSz形成在存储单元区域MR的外侧的区域内。
[0144]积层构造SSz包含作为虚拟配线DWL的多个导电层22D与绝缘膜92。通过两个狭缝图案STa、STz，积层构造SSz形成为具有格子形状的平面形状。
[0145]通过基于狭缝图案STa、STz的加工而在相互分离的积层构造SSx、SSz之间形成槽990。
[0146]使用清洗溶液(或清洗气体)将所形成的槽990内部清洗之后，在槽990内嵌入绝缘体95。
[0147]如图12及图13所示，在各存储单元区域MR内，对掩模层98z实施用来将导电层加工为应形成的配线图案的图案化，而在掩模层98z内形成闭环状的狭缝图案STb。例如，闭环状的狭缝图案STb为梳齿形状的狭缝图案。
[0148]梳齿形状的狭缝图案STb不与槽990交叉，该槽990通过用来将导电层(积层构造)分离到每个存储单元区域MR的狭缝图案而形成。
[0149]另外，掩模层98z可以是与之前的步骤中形成着狭缝图案的掩模层(硬质掩模层)相同的掩模层，或者也可以是以形成梳齿形状的狭缝图案STb为目的而在积层构造上新形成的掩模层。
[0150]基于狭缝图案STb，加工存储单元区域MR内的基板90上的积层构造，而形成槽995。
[0151]根据所述本实施方式的半导体存储器的存储单元组件的构成，将存储单元区域MR内的列方向的终端的积层构造SSa的图案(突出部)221A的线宽Wl设定为存储单元区域MR内的列方向的终端以外(存储单元区域MR的中央侧)的积层构造SSb的图案(突出部)22IB的线宽W2的一半左右。
[0152]这里，具有小的线宽Wl的积层构造SSa的一端经由之前的蚀刻步骤中所形成的槽990内的绝缘体95而接合于虚拟区域DR内的积层构造SSz。结果，积层构造SSa受到虚拟区域DR内的积层构造SSz支撑。例如，虚拟区域DR内的积层构造SSz比积层构造SSa的线宽Wl大。而且，形成在积层构造SSb间的槽的深度(积层构造的高度)Hl具有依存于导电层的积层数的大小Hl。随着存储器的记忆密度的提升，积层构造的高度Hl有增高的倾向。
[0153]像本实施方式那样，基于相互独立的闭环状的狭缝图案而加工积层构造，因此可以将对形成具有小的线宽Wl (<W2)的积层构造(大纵横比的积层构造)的区域的加工步骤分为多次执行。
[0154]结果，可以减少大纵横比W1/H1的积层构造SSa作为独立的图案产生在基板90上的情况，可以抑制因像清洗积层构造间的槽时之类的制造步骤中积层构造SSa的倒塌所导致的不良的产生。
[0155]像这样，通过基于具有闭环状的狭缝图案STb的掩模层的积层构造的蚀刻，将积层在存储单元区域MR内的导电层22加工为应形成的形状，在各配线电平内形成具有梳齿形状的图案的配线层。
[0156]对积层构造间的槽(狭缝)内执行清洗步骤之后，在槽内嵌入绝缘体。之后，如下所述，利用众所周知的技术形成存储单元以及各配线。
[0157]如图4至图6所示，在所形成的梳齿形状的导电层(字线)22的突出部内形成内存空洞。
[0158]在内存空洞内，在包含导电层22的积层构造的侧面上依次形成阻塞绝缘膜、电荷累积层、以及隧道绝缘膜。半导体柱形成在内存空洞内。由此，在导电层与半导体柱的交叉位置形成存储单元以及选择晶体管。
[0159]与形成存储单元区域MR内的存储单元MC的同时，在虚拟单元区域DR内形成与存储单元MC实质上相同的构造的虚拟单元DC。
[0160]形成存储单元MC之后，利用众所周知的技术形成选择栅极线、源极线SL、比特线BL以及引出配线LULLS、LLD。
[0161]另外，本实施方式是在基于用来将被加工层(包含多个导电层的积层构造)分割到每个存储单元区域(区块)的狭缝图案STa执行蚀刻之后，基于用来加工被加工层的狭缝图案STb执行蚀刻。然而，也可以与该加工顺序相反地，在利用狭缝图案STb在被加工层内形成配线图案之后，利用狭缝图案STa将被加工层分割到每个存储单元区域。
[0162]本实施方式中，示出以下示例:将导电层加工为应形成的配线图案(这里是梳齿形状)之后，在经加工的导电层内，形成供半导体柱嵌入的内存空洞。然而，即使在将导电层加工为应形成的图案之前在导电层内形成内存空洞的情况下，也可以将使用相互独立的闭环状的狭缝图案的导电层的加工应用于半导体存储器的制造方法。
[0163]用来将存储单元阵列与其他区域分离的狭缝图案STz可以在用来将导电层分离到每个存储单元区域(区块)的狭缝图案STa的形成步骤之前的步骤形成，也可以在加工各存储单元区域内的导电层之后的步骤形成。
[0164]如上所述，通过本实施方式的半导体存储器的制造方法，形成三维构造的NAND型闪速存储器。
[0165]随着加工图案的微细化，在狭缝图案的交叉部位及其附近，产生被加工层的蚀刻不良的可能性变高。而且，在为了提升存储器的记忆密度而增加导电层(存储单元)的积层数的情况下，有可能会产生下层的导电层的蚀刻不良(未开口、未分断)。
[0166]根据本实施方式的半导体存储器的制造方法，相互独立的闭环状的狭缝图案STa、STb形成在掩模层内，因此不会形成狭缝图案的交叉部分而可以蚀刻被加工层(多个导电层的积层构造)。因此，本实施方式的半导体存储器的制造方法可以简化狭缝图案以便容易实现高纵横尺寸的部件的加工，由此可以减少被加工层的蚀刻不良。
[0167]而且，根据本实施方式的半导体存储器的制造方法，这些狭缝图案STa、STb为相互独立的图案，因此可以在加工积层构造时以互不相同的时序形成用来将多个导电层的积层构造分离到每个区块的狭缝图案、以及用来加工为应形成的配线图案的狭缝图案。
[0168]由此，在三维构造的半导体存储器的制造步骤中，可以避免大纵横比的积层构造形成为单独的图案，可以抑制积层构造的倒塌。
[0169]根据本实施方式的半导体存储器的制造方法，可以减少半导体存储器的加工不良，由此可以改善半导体存储器的制造良率，可以减少半导体存储器的成本。
[0170](d)变化例
[0171](d-Ι)变化例 I
[0172]对本实施方式的半导体存储器的变化例进行说明。
[0173]在所述内容中，叙述了在半导体存储器的像编程/读取之类的实际动作时(例如使用者的使用时)将虚拟单元区域(虚拟配线)设定为浮动状态的示例。
[0174]然而，在本实施方式的半导体存储器的实际动作时，也可以不使虚拟单元区域DR成为浮动状态，而对虚拟配线DWL施加第一电位。
[0175]在半导体存储器的实际动作时，电位控制电路199对虚拟字线DWL施加电位，由此，本实施方式的半导体存储器可以减少因邻设的区块间的电压差以及邻设的配线间的电压差所导致的干扰的影响。
[0176](d-2)变化例 2
[0177]参照图14至图16，对本实施方式的半导体存储器的制造方法的变化例进行说明。
[0178]如图14所示，根据半导体存储器(例如三维构造的NAND型闪速存储器)的构成，有在存储单元区域间不存在虚拟区域的情况。在存储单元阵列内不存在虚拟区域的情况下，可以增大半导体存储器的记忆密度及存储容