在字线与虚拟配线间产生短路，也无法检测虚拟区域与存储单元区域间的短路。
[0093]本实施方式的半导体存储器(例如积层型NAND闪速存储器)I的存储单元阵列10内的多个虚拟区域DR连接于共用的配线DWL，可以经由该共用的配线DWL对多个虚拟区域DR施加电压。
[0094]由此，本实施方式的半导体存储器可以测定字线WL与虚拟配线DWL间的泄漏电流，可以检测存储单元区域MR与虚拟区域DR间的短路。
[0095]而且，随着存储器的存储容量(存储单元区域)的增大，因为多个虚拟区域设置在存储单元阵列，所以对孤立的虚拟区域逐一检查各虚拟区域与存储器区域间的短路变得繁杂。
[0096]像本实施方式的半导体存储器I那样，共用的配线DWL连接多个虚拟区域DR，由此可以对存储单元阵列10内的全部虚拟区域DR统一地执行存储器区域MR与虚拟区域DR间的短路的检查。
[0097]结果，根据本实施方式，对存储单元阵列10内所设置的多个虚拟区域DR的测试不会变得繁杂，而能够以较短的测试时间以及低成本提供可靠性高的半导体存储器。
[0098]根据本实施方式，不会再有具有大纵横尺寸的虚拟区域(虚拟单元的积层构造)作为单独图案存在于存储单元阵列内的情况。结果，可以防止大纵横尺寸的虚拟区域(虚拟单元的积层构造)的倒塌。
[0099]而且，根据下述本实施方式的半导体存储器的制造方法，通过连接于共用配线的多个虚拟区域DR，在积层在基板90上的多个导电层22加工成应形成的图案时，可以减少具有大纵横比的积层构造的产生，可以防止积层构造的倒塌。进而，根据下述半导体存储器的制造方法，可以减少导电层的加工不良。
[0100]如上所述，根据本实施方式，可以减少不良的产生，即使产生不良，也可以检测出所产生的不良。
[0101]因此，根据本实施方式的半导体存储器，可以提供可靠性高的三维构造的半导体存储器。
[0102](b)测试方法
[0103]参照图7，对本实施方式的半导体存储器(三维构造的NAND闪速存储器)的测试方法进行说明。这里，还适当地使用图2至图6。
[0104]连接于本实施方式的半导体存储器的测试装置在晶片级或封装后所执行的测试步骤中，执行用来检测本实施方式的半导体存储器I内的存储单元区域与虚拟区域间的短路的测试(步骤Si)。
[0105]为了通过控制测试装置而检测存储单元区域(区块)MR与虚拟区域DR间的短路，电位控制电路199对连接于虚拟区域DR的虚拟配线DWL施加用于测试的电压(以下称为测试电压)。
[0106]像使用图2至图6所说明的那样，在本实施方式的闪速存储器中，共用的虚拟配线DffL连接存储单元区域MR间的多个虚拟区域DR。
[0107]因此，在本实施方式的半导体存储器I中，电位控制电路199不对各虚拟区域DR分别施加测试电压，而将测试电压经由共用的虚拟配线DWL统一地施加给多个虚拟区域DR0电位控制电路199将测试电压依次施加给经积层的各虚拟配线DWL。例如，电位控制电路199将字线WL设定为相对于虚拟配线DWL为低电位侧。然而，在本实施方式中，也可以在施加测试电压时，将字线WL设定为高电位侧，将虚拟配线DWL设定为低电位侧。
[0108]测试装置通过对多个虚拟区域DR施加测试电压，而测定字线与虚拟配线DWL间的泄漏电流。
[0109]根据泄漏电流的测定结果，检查有无存储单元区域MR与虚拟区域DR的短路(同层的字线WL以及虚拟配线DWL的短路)(步骤S2)。
[0110]在未检测出存储单元区域(字线)与虚拟区域(虚拟配线)间的短路的情况下(例如在所测定的泄漏电流为小于等于容许值的情况下)，通过对多个虚拟区域DR统一地施加测试电压而结束半导体存储器I的存储单元区域MR与虚拟区域DR间的短路的检查。
[0111]在通过对多个虚拟区域DR施加测试电压，在字线WL与虚拟配线DWL之间产生大于容许值的泄漏电流的情况下，判定存储单元区域WR与虚拟区域DR的短路存在于存储单元阵列10内ο
[0112]在测试装置检测出存储单元区域MR与虚拟区域DR间的短路的情况下，测试装置对每个存储单元区域(区块)MR执行彼此相邻的存储单元区域MR与虚拟区域DR的短路的检查(步骤S3)。
[0113]对每个存储单元区域MR的字线WL与虚拟配线DWL间的短路的检查是对存储单元区域MR内的每条字线WL执行。在本实施方式的半导体存储器中，通过控制测试装置，电位控制电路199对每个梳齿形状的导电层22施加测试电压(高电位)，并且将虚拟配线DWL设定为相对于字线WL的电位为低电位。
[0114]在每个存储单元区域MR的短路的检测测试S3中，在检测出存储单元区域MR与虚拟区域DR的短路的情况下，利用不良区块处理，对与包含短路的存储单元区域对应的区块赋予不良信息(步骤S4)。由此，将与被检测出短路的存储单元区域MR对应的区块从存储器的管理对象中去除。
[0115]在每个存储单元区域MR的短路的检测测试之后，本实施方式的半导体存储器I的存储单元区域MR与虚拟区域DR的短路的检测测试结束。
[0116]如上所述，本实施方式的半导体存储器I在对彼此相邻的存储单元区域(区块)以及虚拟区域逐一执行用来检测配线间的短路的测试之前，对某一个芯片内所含的多个存储单元区域(区块)以及多个虚拟区域，统一地执行存储单元区域(字线)与虚拟区域(虚拟配线)间的短路的检测。
[0117]由此，根据本实施方式，在对多个存储单元区域以及多个虚拟区域的统一测试步骤中，如果未检测出配线间的短路，那么便无需每个存储单元区域的存储单元区域与虚拟单元区域间的短路的测试步骤。
[0118]因此，根据本实施方式，可以缩短用于闪速存储器的测试的时间。
[0119](C)制造方法
[0120]参照图8至图13，对本实施方式的半导体存储器的制造方法进行说明。
[0121](c-1)基本例
[0122]参照图8，对本实施方式的半导体存储器的制造方法的基本例进行说明。
[0123]如图8所示，掩模层98在本实施方式的半导体存储器的制造方法中是形成在积层在基板上的导电层上。
[0124]用来将导电层分离到每个存储单元区域(例如区块)MR的闭环状的狭缝图案STa形成在掩模层98内。该狭缝图案STa为矩形状的环状图案，且包围各存储单元区域MR。基于该闭环状的狭缝图案STa，划分出各存储单元区域MR的导电层。
[0125]在存储单元区域MR内，用来将导电层图案化为应形成的配线图案的闭环状的狭缝图案STb形成在掩模层98内。
[0126]在本实施方式中，在梳齿形状的图案应用于字线的配线图案的情况下，用来形成配线图案的狭缝图案STb是例如以应形成在导电层内的图案成为梳齿形状的图案的方式，沿着该梳齿形状的图案的外周而形成。用来形成梳齿形状的图案的狭缝图案STb是包含蜿蜒图案的闭环状的图案(以下称为梳齿形状的狭缝图案)。
[0127]梳齿形状的狭缝图案STb在与基板表面平行的方向上设置在矩形状的狭缝图案STa的内侧的区域内。
[0128]在存储单元阵列10内多层地形成的闭环状的狭缝图案STa、STb中，狭缝图案STb的内侧的图案BI成为存储单元区域MR内的配线图案BI。而且，两个狭缝图案STa、STb间的图案B2成为存储单元区域内的配线图案B2。利用两个狭缝图案STa、STb在一个存储单元区域MR内形成两个导电层图案B1、B2。
[0129]在本实施方式中，各狭缝图案STa、STb为相互独立的闭环状的图案，狭缝图案STb不与狭缝图案STa交叉。
[0130]随着图案的微细化，在狭缝图案的交叉部位及其附近，产生被加工层的蚀刻不良的可能性变高。
[0131]根据本实施方式的半导体存储器的制造方法，相互独立的闭环状的狭缝图案STa、STb形成在掩模层内，因此不会形成狭缝图案的交叉部位，结果可减少被加工层的蚀刻不良。
[0132]而且，在本实施方式的半导体存储器的制造方法中，因为这些狭缝图案STa、STb为相互独立的图案，所以可在加工导电层时以互不相同的时序形成用于互不相同的图案化的狭缝图案STa、STb。
[0133]因此，根据本实施方式，可以控制狭缝(槽)形成在包含多个导电层的积层构造的顺序，以使得在制造步骤中不会产生大纵横比的图案。
[0134](c-2)具体例
[0135]参照图9至图13，对本实施方式的半导体存储器的制造方法的一个示例进行说明。
[0136]如图9以及图10所示，在存储单元阵列10内的存储单元组件的形成位置，管部(半导体层)28以及覆盖