[0059]另外，在图4至图6中，抽选本实施方式的闪速存储器中的存储单元阵列10内的某一个存储单元区域及其周围的虚拟区域进行图示。在图5及图6中，为了明确图示而省略了基板上的层间绝缘膜的图示。
[0060]如图4至图6所示，在存储单元阵列10内的各存储单元区域(区块)MR中，多个存储单元MC在基板90上沿着行方向列方向排列，并且在与基板90的表面垂直的方向积层。
[0061]各存储单元MC包含在与基板90的表面垂直的方向延伸的半导体柱20、控制栅极电极22、以及半导体柱20与控制栅极电极22之间的积层绝缘膜21。如图5所示，积层绝缘膜21包含覆盖半导体柱20的侧面的栅极绝缘膜(隧道绝缘膜)211、栅极绝缘膜211上的电荷累积层(电荷捕获层)212、以及电荷累积层212上的绝缘膜(也可以称为栅极间绝缘膜、阻塞绝缘膜)213。
[0062]多个导电层22与多个绝缘层(未图示)积层在基板90上。由多个导电层22分别形成各存储单元MC的控制栅极22。由半导体柱20形成晶体管的信道区域。
[0063]例如，半导体层(以下称为管部)28将两根半导体柱20的下端电连接。闪速存储器的存储单元组件(NAND串)MU包含多个存储单元MC，该多个存储单元MC是由通过管部28连接的多根半导体柱20所形成。
[0064]选择晶体管SGD、SGS分别存在于形成存储单元组件MU的两根半导体柱20的上端侦U。各选择晶体管S⑶、SGS以连接于作为选择栅极线S⑶L、SGSL的导电层22S的方式设置在经积层的存储单元MC的上部上。漏极侧选择栅极线SGDL及源极侧选择栅极线SGSL分别在比作为字线WL的导电层22更上层沿行方向延伸。
[0065]比特线接点BC将比特线BL电连接于漏极侧选择晶体管S⑶侧的半导体柱20。源极线接点(未图示)将源极线SL电连接于源极侧选择晶体管SGS侧的半导体柱20。源极线SL共用地连接于互不相同的存储单元组件MU的半导体柱20。
[0066]管部28隔着绝缘膜29存在于导电层(以下称为背栅极层)BG内。背栅极晶体管是以电连接两根半导体柱20的下端的方式存在。
[0067]所积层的导电层(控制栅极电极)22分别以电连接排列在行方向的多个存储单元MC的方式沿着基板90的平行方向(例如行方向)延伸。控制栅极电极22发挥闪速存储器的字线WL的功能。
[0068]在本实施方式中，如图4所示，导电层22的平面形状具有在与基板表面平行的方向突出的多个突出部221连接于矩形状的平板部220的形状。
[0069]内存空洞(贯通孔)贯通突出部221内。在内存空洞内设置着半导体柱20。平板部220作为字线(控制栅极电极)WL的引出部电连接于接触插塞CP。
[0070]在本实施方式的闪速存储器I中，梳齿形状的导电层22分别不跨及多个存储单元区域MR，而具有每个存储单元区域MR各自独立的图案。
[0071 ] 例如，在存储单元区域MR内，以同层内的两个梳齿形状的导电层22中的一导电层22的突出部配置在另一导电层22的突出部间的方式，使两个梳齿形状的导电层22在同层彼此相向。
[0072]例如，在各存储单元区域MR中，列方向的终端部(与虚拟区域DR相邻一侧)的突出部22IA的线宽Wl小于列方向的终端部以外的突出部22IB的线宽W2。例如，突出部22IA的线宽Wl是突出部221B的线宽W2的一半左右。另外，虚拟区域DR及虚拟配线DWL的线宽大于存储单元区域MR的列方向的终端的突出部221A的线宽W1，且小于等于列方向的终端部以外的突出部221B的线宽W2。然而，虚拟区域DR及虚拟配线DWL的线宽也可以大于突出部221B的线宽W2。
[0073]例如，在各个突出部221B，在列方向相邻的两个内存空洞贯通其中，且设置着两个半导体柱20。连接于共用的突出部221B且在列方向相邻的两个半导体柱20连接于互不相同的管部28。共用的突出部221B内的在列方向相邻的两个半导体柱20形成互不相同的存储单元组件MU0
[0074]在各存储单元区域MR的同层相向的两个梳齿形状的导电层22中，一导电层22的列方向的一端侧及另一端侧的突出部位于存储单元区域MR的终端。以该一导电层22的列方向的一端侧及另一端侧的突出部221A相互电连接的方式，使一导电层22包含闭环状的图案。
[0075]包含多个梳齿形状的导电层22的积层构造是以在与基板表面平行的方向上与突出部相向一侧，即在导电层22的平板部，形成下层的导电层不被上层的导电层覆盖的空间的方式，被加工成阶梯状。由此，在所积层的导电层(字线)22，确保有供配置接触插塞CP的空间。
[0076]各虚拟单元DC包含:作为虚拟单元DC的栅极电极(控制栅极电极)的导电层22D、与导电层22交叉的半导体柱20、以及半导体柱20与导电层22D之间的积层绝缘膜21。以下，也将虚拟区域DR称为虚拟单元区域DR。
[0077]在虚拟单元区域DR中，虚拟选择晶体管DSG是在积层构造的导电层的最上层的导电层(以下，称为虚拟选择栅极线)22SD的位置，设置在经积层的虚拟单元DC的上部上。虚拟选择晶体管DSG位于与选择晶体管SGD、SGS同层内。
[0078]如图4至图6所示，在各虚拟单元区域DR内，多根半导体柱20在列方向及行方向排列。图4至图6所示的示例中，虚拟单元区域DR内的半导体柱20未通过管部连接而存在于基板90上。然而，虚拟单元区域DR内的多根半导体柱20也可以通过管部连接。
[0079]虚拟单元区域DR内的导电层22D包含与存储单元区域MR内的导电层(字线、控制栅极电极)22相同的材料。
[0080]导电层22D不分离到每个虚拟单元区域DR(每个区块)，而共用地连接多个虚拟单元区域DR的虚拟单元DC。以下，将共用地连接于多个虚拟区域(虚拟单元)DR的导电层22D称为虚拟配线(或共用配线)DWL。
[0081]例如，导电层(虚拟配线)22D的平面形状具有格子形状。多个格子形状的导电层22D积层在基板90上。
[0082]导电层22D从梳齿形状的导电层22分离。
[0083]一个存储单元区域MR位于两个虚拟单元区域DR之间，格子形状的导电层(虚拟配线)22D包围各存储单元区域MR内的导电层(字线)22的周围。
[0084]设置在比导电层22、22D更上层的引出配线LL、LLS将存储单元区域MR内的字线WL及选择栅极线SGDL、SGSL分别连接于设置在虚拟配线DWL外侧的区域内的多条控制线(未图不)的每一条。
[0085]如图4所示，电连接于所积层的各导电层22的接触插塞CP的配置是在与基板表面平行的方向(列方向)上错开。因此，可使多条引出配线LULLS配置在同层内。
[0086]另外，关于包含经积层的导电层的配线，下层(基板侧)的配线的线宽(例如突出部的线宽)根据所积层的导电层的积层数(积层构造的高度)，而有成为大于等于上层(比特线侧)的配线的线宽的倾向。结果，在下层相邻的配线间的间隔有可能变得小于在上层相邻的配线间的间隔。
[0087]例如，在存储单元阵列10的终端，接触插塞CPD以及引出线LLD将虚拟配线DWL电连接于电位控制电路199。在虚拟线DWL的引出部220D中，虚拟线DWL的积层构造与字线(梳齿形状的导电层)WL同样地具有阶梯状的构造。通过虚拟配线DWL的引出部22D，本实施方式的闪速存储器可以对虚拟配线DWL以及虚拟单元区域DR施加电压。
[0088]在像本实施方式那样的存储单元阵列10内包含虚拟区域DR的存储器的测试步骤中，在检查存储单元区域MR与虚拟区域DR间的短路的情况下，本实施方式的闪速存储器对虚拟配线DWL施加特定的电压，测定流经字线WL与虚拟配线DWL间的泄漏电流。本实施方式的闪速存储器是可以根据检测出的泄漏电流的大小，检查有无存储单元区域MR与虚拟区域DR的短路。
[0089]例如，在本实施方式中，在数据的写入(编程)时以及数据的读取时等存储器的动作中，不对虚拟配线DWL施加电压，而使虚拟配线DWL成为浮动状态。
[0090]在三维构造的半导体存储器中，在对积层在基板上的字线等进行加工的情况下，执行与基板表面垂直的方向的加工。
[0091]例如，当为三维构造的NAND型闪速存储器时，在用来形成字线的导电层的加工中，在包含多个导电层的积层构造内形成深的狭缝(槽)。在狭缝的刻蚀不彻底的情况下，有可能会维持导电层的应分断部分相连的状态。考虑这种导电层的蚀刻不良，执行用来检测有无配线间的短路的测试。
[0092]当存储单元区域(区块)间存在虚拟区域，且在存储单元区域的边界孤立的虚拟区域包含浮动状态的虚拟配线时，存在以下情况:即使