量。
[0179]进而，根据半导体存储器的构成，有为了分断管部上的积层构造或为了在存储单元区域内设置源极线以及井接点的形成区域，而在梳齿形状的图案22的突出部内形成直线状的狭缝图案STx的情况。
[0180]如图14及图15所示，在用于配线图案的形成(导电层的图案化)的闭环状的狭缝图案STb内侧的区域内形成狭缝图案STx的情况下，所形成的图案的线宽变小，结果在存储单元阵列内产生具有大纵横比的多个图案(积层构造)。
[0181]例如，通过基于闭环状的狭缝图案STb的蚀刻步骤，形成梳齿形状的导电层(字线)，通过基于直线状的狭缝图案STx的蚀刻步骤，在梳齿形状的导电层内形成槽(狭缝)。
[0182]在本实施方式的三维构造的闪速存储器的制造方法中，直线状的狭缝图案STx与闭环状的狭缝图案STa、STb以互不相同的时序形成在掩模层内。由此，能够以互不相同的时序基于这些狭缝图案STa、STb、STx执行导电层的蚀刻。
[0183]如图15所示，例如在用于基于狭缝图案STb的导电层的图案化的蚀刻之前，利用基于用于划分存储单元区域的狭缝图案STa的蚀刻，而在积层构造内形成槽。
[0184]与用于划分存储单元区域的蚀刻实质上同时地，利用基于狭缝图案STx的蚀刻，在存储单元区域的积层构造内形成直线状的槽。
[0185]之后，将绝缘体95嵌入到基于狭缝图案STa、STx所形成的槽内。
[0186]另外，狭缝图案STx的形成以及基于该狭缝图案STx的积层构造的蚀刻也可以与基于狭缝图案STa的积层构造的蚀刻不同的时序来执行。
[0187]在绝缘体95嵌入槽内之后，在掩模层98x内形成用于导电层的图案化的闭环状的狭缝图案STb。基于狭缝图案STb，蚀刻积层构造而在积层构造内形成槽997。
[0188]经加工的积层构造(导电层)SSc包含具有线宽W3的部分。积层构造SSc具有与导电层22以及绝缘膜92的积层数相应的高度Hl。
[0189]这里,通过绝缘体95,相邻的积层构造SSc接合。
[0190]因此，隔着绝缘体95相邻的积层构造SSc的整体的线宽WX变得比各积层构造SSc的线宽W3的2倍更大。结果，隔着绝缘体95相邻的积层构造的纵横比WX/H1成为线宽W3的积层构造作为单独的图案存在时的积层构造的纵横比W3/H1的一半以下。
[0191]像这样，即使在虚拟区域未设置在存储单元阵列内的情况下，也可以不在一次蚀刻步骤中形成线宽小的图案，而通过多次蚀刻步骤以及利用蚀刻所形成的槽的嵌入步骤，将积层构造加工为线宽小的图案，由此减少具有大纵横比的图案的产生。结果，可以抑制制造步骤中具有大纵横比的积层构造的倒塌。
[0192]如图16所示，多条直线状的狭缝STxx也可以短划线状的布局形成在梳齿形状的导电层的突出部内。
[0193]像这样，用于加工(分离)被加工层的狭缝图案以具有相互独立的闭环状图案的方式分别形成在掩模层内，由此能够以不同时序(步骤)，加工作为被加工层的积层构造。
[0194]结果，可以抑制具有大纵横比的图案的产生，且可以防止具有大纵横比的图案的倒塌。
[0195]因此，根据本实施方式的半导体存储器的制造方法，可以减少半导体存储器的不良，可以提升半导体存储器的制造良率。
[0196]本实施方式的半导体存储器的制造方法也可以在同一掩模层内同时形成相互独立的两个闭环状的狭缝图案，实质上同时地执行基于两个闭环状的狭缝图案的被加工层的加工步骤。
[0197]本实施方式是只要是包含在存储单元阵列内包含存储单元区域与多个虚拟区域的三维构造的存储单元阵列的半导体存储器，便也可以适用于与本实施方式中所说明的构造相异的构造的闪速存储器、如ReRAM(Resistive Random Access Memory,电阻式随机存取存储器)、MRAM(Magnetic Random Access Memory，磁性随机存取存储器)、或PCRAM(Phase-Change Random Access Memory,相变随机存取存储器)的除闪速存储器以外的存储器。
[0198]实施方式的半导体存储器具有以下(附记I)?(附记7)的构成。
[0199](附记I)
[0200]实施方式的半导体存储器的制造方法包括:在基板上形成多个绝缘膜与多个导电层交替地积层而成的积层构造的步骤；在所述积层构造上的掩模层内形成闭环状的第一狭缝图案的步骤；以及在所述掩模层内形成从所述第一狭缝图案分离的闭环状的第二狭缝图案的步骤。
[0201](附记2)
[0202]在附记I的实施方式的半导体存储器的制造方法中，所述第一狭缝图案与所述第二狭缝图案以不相互交叉的方式形成。
[0203](附记3)
[0204]在附记I或2的半导体存储器的制造方法中，在基于所述第一狭缝图案而形成在所述积层构造内的槽内嵌入绝缘体之后，基于所述第二狭缝图案而加工所述积层构造。
[0205](附记4)
[0206]在附记I至3中任一项的半导体存储器的制造方法中，第一狭缝图案是以包围形成所述第二狭缝图案的区域的方式形成在所述掩模层内。
[0207](附记5)
[0208]在附记I至4中任一项的半导体存储器的制造方法中，所述第一狭缝图案是用来划分设置在存储单元阵列内的至少一个存储单元区域的图案，所述第二狭缝图案是用来形成所述存储单元区域内的配线图案的图案。
[0209](附记6)
[0210]在附记I至5中任一项的半导体存储器的制造方法中，所述第二狭缝图案所包围的区域具有梳齿形状的平面形状。
[0211](附记7)
[0212]附记I至6中任一项的半导体存储器的制造方法还包括:在所述积层构造内形成空穴的步骤；在所述空穴内的所述导电层上形成存储单元的记忆保持部的步骤；以及在所述空穴内嵌入半导体柱的步骤。
[0213]虽然对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出，并未意欲限定发明的范围。这些新颖的实施方式能以其他各种形态实施，可以在不脱离发明的主旨的范围内进行各种省略、置换或变更。这些实施方式及其变化包含在发明的范围及主旨中，且包含在权利要求书所记载的发明及其均等范围内。
[0214][符号的说明]
[0215]10存储单元阵列
[0216]MR存储单元区域
[0217]DR虚拟区域
[0218]MC存储单元
[0219]DC虚拟单元
[0220]22导电层(字线)
[0221]DffL 虚拟配线
[0222]STa、STb 狭缝图案。
【主权项】
1.一种半导体存储器，其特征在于包含: 第一存储单元区域，其包含积层在半导体基板上方的多个存储单元； 多层的第一虚拟区域，其邻设于所述第一存储单元区域； 多层的第二虚拟区域，其于与所述第一虚拟区域之間配置所述第一存储单元区域，且邻设于所述第一存储单元区域；以及 第一配线，其连接同层的所述第一虚拟区域与所述第二虚拟区域。2.根据权利要求1所述的半导体存储器，其特征在于: 所述第一存储单元区域包含多个导电层，该多个导电层积层在所述半导体基板上方，且连接同层的所述多个存储单元； 所述多个导电层的各者具有梳齿形状。3.根据权利要求1或2所述的半导体存储器，其特征在于: 所述第一存储单元区域被所述第一配线包围。4.根据权利要求1或2所述的半导体存储器，其特征在于: 所述第一配线具有格子状。5.根据权利要求1或2所述的半导体存储器，其特征在于: 在对所述存储单元区域与所述虚拟区域进行测试时，或在所述存储单元区域的动作时，第一电位施加于所述第一配线。
【专利摘要】本发明提供一种可靠性高的半导体存储器。本实施方式的半导体存储器包括：第一存储单元区域MR，其包含积层在半导体基板上方的多个存储单元MC；多层的第一虚拟区域DR，其邻设于第一存储单元区域MR；多层的第二虚拟区域DR，其于与第一虚拟区域DR之間配置第一存储单元区域MR，且邻设于第一存储单元区域MR；以及第一配线，其连接同层的所述第一虚拟区域DR与所述第二虚拟区域DR。
【IPC分类】H01L21/8247, H01L27/115
【公开号】CN104916644
【申请号】CN201410453133
【发明人】菱田智雄, 村上贞俊, 胜又龙太, 岩濑政雄
【申请人】株式会社东芝
【公开日】2015年9月16日
【申请日】2014年9月5日
【公告号】US20150263024