薄的堆叠封装的制作方法
【专利说明】薄的堆叠封装
[0001]相关申请的交叉参考
[0002]本申请主张2014年3月28日于韩国知识产权局所提交的韩国申请第10-2014-0036526号的优先权，通过引用将该韩国专利申请整体并入本文中，如同在本文进行了完整的阐述。
技术领域
[0003]本案实施例涉及封装技术，更具体地说，涉及薄的堆叠封装。
【背景技术】
[0004]在许多电子系统中使用的半导体装置可以包括各种电子电路组件。电子电路组件可以被集成在半导体装置中的半导体基板中及/或半导体基板上。半导体装置也可称为半导体芯片或半导体小片(die)。存储器半导体芯片可以用在各种电子系统中。在电子系统中使用诸如存储器半导体芯片的半导体装置之前，半导体装置可以被囊封以创建半导体封装。半导体封装可以在电子系统中使用，其中该电子系统可以例如包括计算机、移动系统或数据存储介质。
[0005]由于诸如智能手机的移动系统日益更轻且更小，在移动系统中使用的半导体封装已在尺寸上缩小。此外，随着多功能移动系统的发展，对相对大容量的半导体封装的需求在增加。在许多情况下，一直朝着将多个半导体芯片放置在单个封装中努力，以试图提供相对大容量的半导体封装。这样的半导体封装的一个例子是堆叠封装。
【发明内容】
[0006]薄的堆叠封装的一实施例包括:基板，其包括第一电路图案和位于与所述第一电路图案不同水平高度的第二电路图案；第一半导体芯片，其包括电耦接到所述第一电路图案的第一凸块；以及第二半导体芯片，其包括电耦接到所述第二电路图案的第二凸块。所述第二半导体芯片被堆叠在所述第一半导体芯片的与所述基板相反的表面上，并且所述第二凸块延伸经过所述第一半导体芯片的侧壁。
[0007]在一实施例中，薄的堆叠封装包括:基板本体层，其具有上表面和下表面；第一电路图案，其设置在所述基板本体层的下表面上；第二电路图案，其设置在所述基板本体层的上表面上；第一半导体芯片，其包括第一凸块；以及第二半导体芯片，其包括第二凸块。所述第一凸块延伸穿过所述基板本体层以电耦接到所述第一电路图案，并且所述第二凸块延伸经过所述第一半导体芯片的侧壁以电耦接到所述第二电路图案。所述第二半导体芯片被堆叠在所述第一半导体芯片上，其中沿着所述第二半导体芯片的长度的中心线大致垂直于沿着所述第一半导体芯片的长度的中心线。
[0008]在一实施例中，薄的堆叠封装包括:第一半导体芯片，其包括第一凸块；以及第二半导体芯片，其堆叠在所述第一半导体芯片上。所述第二半导体芯片包括第二凸块。基板包括第一电路图案和第二电路图案，其中所述第二电路图案被设置在与所述第一电路图案不同的水平高度处。所述第一电路图案电耦接至所述第一凸块，并且所述第二电路图案电耦接至所述第二凸块。所述第一电路图案由第一介电层覆盖，以及所述第二电路图案由第二介电层覆盖。第一半导体芯片和第二半导体芯片由保护层覆盖。
[0009]在一实施例中，存储卡包括存储器和被配置为控制所述存储器的操作的存储器控制器。所述存储器和所述存储器控制器中的至少一个包括:基板，其包括第一电路图案和设置在与所述第一电路图案不同的水平高度处的第二电路图案；第一半导体芯片，其包括电耦接到所述第一电路图案的第一凸块；以及第二半导体芯片，其包括电耦接到所述第二电路图案的第二凸块。所述第二半导体芯片被堆叠在所述第一半导体芯片的与所述基板相反的表面上，并且所述第二凸块延伸经过所述第一半导体芯片的侧壁。
[0010]在一实施例中，存储卡包括存储器和被配置为控制所述存储器的操作的存储器控制器。所述存储器和所述存储器控制器中的至少一个包括:基板本体层，其具有上表面和下表面；第一电路图案，其设置在所述基板本体层的下表面上；第二电路图案，其设置在所述基板本体层的上表面上；第一半导体芯片，其包括第一凸块；以及第二半导体芯片，其包括第二凸块。所述第一凸块延伸穿过所述基板本体层以电耦接到所述第一电路图案，并且所述第二凸块延伸经过所述第一半导体芯片的侧壁以电耦接到所述第二电路图案。所述第二半导体芯片被堆叠在所述第一半导体芯片上，并且沿着所述第二半导体芯片的长度的中心线大致垂直于沿着所述第一半导体芯片的长度的中心线。
[0011]在一实施例中，存储卡包括存储器和控制所述存储器的操作的存储器控制器。所述存储器和所述存储器控制器中的至少一个包括:第一半导体芯片，其包括第一凸块；以及第二半导体芯片，其堆叠在所述第一半导体芯片上。所述第二半导体芯片包括第二凸块。基板包括第一电路图案和第二电路图案，其中所述第二电路图案被设置在与所述第一电路图案不同的水平高度处。所述第一电路图案电耦接至所述第一凸块，并且所述第二电路图案电耦接至所述第二凸块。所述第一电路图案由第一介电层覆盖，以及所述第二电路图案由第二介电层覆盖。所述第一半导体芯片和第二半导体芯片由保护层覆盖。
[0012]在一实施例中，电子系统包括存储器和经由总线耦接到所述存储器的控制器。所述存储器和所述控制器中至少一个包括:基板，其包括第一电路图案和位于与所述第一电路图案不同的水平高度处的第二电路图案；第一半导体芯片，其包括电耦接到所述第一电路图案的第一凸块；以及第二半导体芯片，其包括电耦接到所述第二电路图案的第二凸块。所述第二半导体芯片被堆叠在所述第一半导体芯片的与所述基板相反的表面上，使得所述第二凸块延伸经过所述第一半导体芯片的侧壁。
[0013]在一实施例中，电子系统包括存储器和经由总线耦接到所述存储器的控制器。所述存储器和所述控制器中至少一个包括:基板本体层，其具有上表面和下表面；第一电路图案，其设置在所述基板本体层的下表面上；第二电路图案，其设置在所述基板本体层的上表面上；第一半导体芯片，其包括第一凸块；以及第二半导体芯片，其包括第二凸块。所述第一凸块延伸穿过所述基板本体层以电耦接到所述第一电路图案，并且所述第二凸块延伸经过所述第一半导体芯片的侧壁以电耦接到所述第二电路图案。所述第二半导体芯片被堆叠在所述第一半导体芯片上，其中沿着所述第二半导体芯片的长度的中心线大致垂直于沿着所述第一半导体芯片的长度的中心线。
[0014]在一实施例中，电子系统包括存储器和经由总线耦接到所述存储器的控制器。所述存储器和所述控制器中至少一个包括:第一半导体芯片，其包括第一凸块；以及第二半导体芯片，其堆叠在所述第一半导体芯片上。所述第二半导体芯片包括第二凸块。基板包括第一电路图案和第二电路图案，其中所述第二电路图案被设置在与所述第一电路图案不同的水平高度处。所述第一电路图案电耦接至所述第一凸块，并且所述第二电路图案电耦接至所述第二凸块。所述第一电路图案由第一介电层覆盖，以及所述第二电路图案由第二介电层覆盖。所述第一半导体芯片和所述第二半导体芯片由保护层覆盖。
[0015]附记:
[0016]附记1、一种堆叠封装，该堆叠封装包括:
[0017]基板，该基板包括第一电路图案和位于与所述第一电路图案不同水平高度的第二电路图案；
[0018]第一半导体芯片，该第一半导体芯片包括电耦接到所述第一电路图案的第一凸块；以及
[0019]第二半导体芯片，该第二半导体芯片包括电耦接到所述第二电路图案的第二凸块，
[0020]其中，所述第二半导体芯片被堆叠在所述第一半导体芯片的与所述基板相反的表面上，并且所述第二凸块延伸经过所述第一半导体芯片的侧壁。
[0021]附记2、如附记I所述的堆叠封装，
[0022]其中，所述基板包括具有上表面和下表面的基板本体层；以及
[0023]其中，所述第一电路图案被设置在所述基板本体层的下表面上，并且所述第二电路图案被设置在所述基板本体层的上表面上。
[0024]附记3、如附记2所述的堆叠封装，该堆叠封装进一步包括至少一个导电贯孔，该导电贯孔延伸穿过所述基板本体层，以将所述第一电路图案中的一个电路图案与所述第二电路图案中的一个电路图案电耦接。
[0025]附记4、如附记2所述的堆叠封装，其中，所述第二电路图案被设置在所述基板本体层和所述第一半导体芯片之间。
[0026]附记5、如附记4所述的堆叠封装，
[0027]其中，所述第一电路图案的至少一部分经由延伸穿过所述基板本体层的第一开口露出；并且
[0028]其中，所述第一凸块延伸到所述第一开口内。
[0029]附记6、如附记5所述的堆叠封装，其中，所述第一开口中的每个开口具有大致狭缝形状，并且所述第一凸块中的至少两个第一凸块延伸到所述第一开口中的相应开口内。
[0030]附记7、如附记5所述的堆叠封装，其中，所述第一开口中的每个开口具有通孔形状，并且所述第一凸块中的每个第一凸块延伸到所述第一开口中的相应开口内。
[0031]附记8、如附记5所述的堆叠封装，
[0032]其中，所述基板进一步包括第一介电层，所述第一介电层与所述基板本体层的下表面相邻设置并且露出所述第一电路图案中的至少一个电路图案；并且
[0033]其中，外部连接端子电耦接至所露出的第一电路图案。
[0034]附记9、如附记5所述的堆叠封装，
[0035]其中，所述基板进一步包括第二介电层，所述第二介电层与所述基板本体层的上表面相邻设置并且