半导体器件、半导体层叠模块构造、层叠模块构造以及它们的制造方法
【技术领域】
[0001]本发明涉及半导体器件、半导体层叠模块构造、层叠模块构造以及它们的制造方法。更详细而言，本发明涉及以大型板级(面板规模)进行薄膜布线工序和装配工序的板级扇出封装(Panel scale Fan-out package)构造,尤其适用于具有垂直层叠有多个封装(package)的构造的半导体层叠型模块。
【背景技术】
[0002]随着近年来电子设备的高功能化和轻薄短小化的要求，电子部件的高密度集成化逐步发展，进而高密度安装化逐步发展，用于这些电子设备的半导体器件的小型化比以前更加取得了进展。
[0003]作为制造如LSI单元、IC模块这样的半导体器件的方法，有如下方法:首先，在保持板上将元件电路面作为下方以预定的排列配置并粘着有多个在电特性试验中判定为良品的半导体元件，然后在其上面配置例如树脂片，通过加热、加压而成型，将多个半导体元件一并进行树脂密封，接着剥下保持板，将树脂密封体切割并加工为预定形状(例如圆形)后，在嵌入在树脂密封体中的半导体元件的元件电路面上形成绝缘材料层，在该绝缘材料层上与半导体元件的电极焊区(pad)的位置相匹配地形成开口后，在绝缘材料层上形成布线层，并且在开口内形成用于与半导体元件的电极焊区连接的导电部(通过部)，接着按顺序进行阻焊剂层的形成、作为外部电极端子的焊锡球的形成以后，按每I个半导体元件进行切割而进行单片化，由此完成半导体器件(例如参照专利文献I)。
[0004]但是，在这样得到的现有的半导体器件中，将多个半导体元件一并进行树脂密封时，树脂由于固化而收缩，且其收缩量未必同设计一样，因此有时由于半导体元件的排列位置而导致树脂固化后的位置从设计位置偏移，在发生了该位置偏移的半导体元件中，形成在缘材料层的开口上通过(via)部和半导体元件的电极焊区发生位置偏移，因此存在连接可靠性下降这样的问题。
[0005]在专利文献2中记载有解决了该问题的半导体器件。
[0006]图8示出该装置的基本构造。
[0007]半导体器件30具备由树脂固化体或金属构成的平板31，在其一方的主面上以元件电路面为上方而配置半导体元件32，与元件电路面相反侧的面(背面)通过粘接剂33而固定在平板31上。然后，在平板31的整个主面形成仅一层的绝缘材料层34以使得覆盖半导体元件32的元件电路面。在该单层的绝缘材料层34上，形成有由铜等导电性金属构成的布线层35，其一部分被引出到半导体元件32的周边区域。另外，在形成于半导体元件32的元件电路面上的绝缘材料层34形成有用于将半导体元件32的电极焊区(未图示)和布线层35进行电连接的通过部36。该通过部36与布线层35—并形成而形成一体化。另外，在布线层35的预定位置形成有多个作为外部电极的焊锡球37。进而，在绝缘材料层34上以及除焊锡球37的接合部以外的布线层35上，形成有如阻焊剂层38这样的保护层。
[0008]专利文献2所记载的半导体器件基于上述结构能够以高成品率且低廉地得到半导体元件的电极与布线层的连接可靠性高、能应对电极的微细化的半导体器件。
[0009]但是，专利文献2所记载的半导体器件存在如下问题:很难设计用于贯通封装的内外的通过部(via)，因此，不能够应用到近年来急速扩大的在半导体封装上层叠了其他半导体封装和/或电路基板的三维构造的层叠模块。
[0010]在近年来的倾向中，要求半导体封装尺寸的小型化和半导体元件的安装数目的增力口，作为应对这些要求的器件，提出并正在开发在半导体封装上层叠了其他半导体封装和/或电路基板的P0P(Package on Package)构造的半导体器件(专利文献3)和TSV(ThroughSilicon Via)构造的半导体器件(专利文献4)的方案。
[0011]根据图9来说明现有的POP构造的半导体器件。POP (Package on Package)是将多个不同的LSI分别装配在单个封装中、在测试后进一步层叠了这些封装的封装形式。
[0012]半导体器件40构成为在半导体封装41上层叠另一半导体封装42。在下侧的半导体封装41的基板43上装载(mount)半导体元件44，形成于半导体元件44的边缘部的电极焊区(省略图示)和基板上的电极焊区45经由导线46进行电连接。半导体元件44的整个面被密封构件47密封。并且，半导体封装41和半导体封装42经由形成于半导体封装42的下面的外部连接端子48 (焊锡球)通过回流相互电连接。
[0013]POP通过如上述这样层叠多个封装而能够更多地确保设备安装时的安装面积，而且能够单独地测试各个封装，因此具有能够降低产量损失的优点。但是，POP具有如下问题:单独地组装每个封装来层叠已完成的封装，因此，很难削减由半导体元件尺寸的缩小而产生的安装成本，层叠模块的装配成本变得非常高。
[0014]接着，根据图10来说明现有的TSV构造的半导体器件。如图10所示，半导体器件50具有如下构造:具有互相相同的功能、构造、分别用同一制造掩模制作的多块半导体元件51和一块插入基板52隔着树脂层53层叠而成的构造。半导体元件51是使用了硅基板的半导体元件，通过贯通娃基板的多个贯通电极(TSV:Through Silicon Via) 54与上下相邻的半导体元件进行电连接，并且被密封树脂55所密封。而插入基板52是由树脂构成的电路基板，在其背面形成有多个外部连接端子(焊锡球)56。
[0015]在现有的TSV (Trough Si Via)层叠模块构造中，由于分别对每个半导体元件设置贯通孔，所以有可能半导体元件受到损伤，进而需要追加多个在贯通孔内形成通过电极的复杂且成本高的晶片工序，会导致纵型层叠模块整体大幅度成本增加。另外，在现有构造中存在如下问题:很难进行包含不同尺寸的芯片的层叠安装，进而由于在存储器等的同一芯片层叠时成为必须的“按每层赋予不同的再布线层”而导致制造成本比通常的存储器模块大幅度上升，由量产效果产生的价格下降没有太大希望。
[0016]在先技术文献:
[0017]专利文献1:日本特开2003 - 197662号公报
[0018]专利文献2:日本特开2010 - 219489号公报
[0019]专利文献3:日本特开2008 - 218505号公报
[0020]专利文献4:日本特开2010 - 278334号公报
【发明内容】
[0021]本发明人等为了解决上述这样的现有问题点，以提供一种如下这样的半导体器件为目的，反复进行了专心研究，即该半导体器件具备具有将正面背面之间贯通的电极的构造，能够以POP型构造为主而做成垂直层叠构造，且能够容易地垂直层叠尺寸不同的LSI芯片。
[0022]其结果，发现了能够利用图7所示的半导体器件来解决上述问题，该半导体器件具有如下构造:包括有机基板I ;在厚度方向贯通有机基板I的贯通通过部4 ;设置在有机基板I的两面、与贯通通过部4电连接的外部电极5b及内部电极5a ;经由粘接层3以元件电路面为上方安装在有机基板I的一方主面上的半导体元件2 ;密封半导体元件2及其周边的绝缘材料层6 ;设置在绝缘材料层6内、一部分露出于外部表面的金属薄膜布线层7 ；与金属薄膜布线层7电连接的金属通过部10 ；以及形成在金属薄膜布线层7上的外部电极9，金属薄膜布线层7将配置在半导体元件2的元件电路面上的电极、内部电极5a、金属通过部10、形成在金属薄膜布线层7上的外部电极9进行电连接(日本特愿2011 - 165200，未公开)。该半导体器件以POP型构造为主，能做成垂直层叠构造，进而获得能容易地垂直层叠不具有贯通电极的LSI芯片等的非常优良的效果。
[0023]但是，本发明人等进行进一步的研究的结果，发现了上述的发明涉及的模块构造需要事前准备在制造半导体器件之前要安装的半导体器件、以及对与在半导体器件上要层叠的部件(包含半导体器件)匹配的金属布线进行了图案化的有机基板，从通用性的观点来看有改良的余地。另外，为了防止制造工序中对有机基板的破坏而需要在表层设置保护膜，在制造工序的简化这一点上也存在改良的余地。
[0024]因此，本发明的目的在于提供一种半导体器件、半导体层叠模块构造、层叠模块构造以及它们的制造方法，该半导体器件具备具有将正面背面之间贯通的电极的构造，能够以POP型构造为主做成垂直层叠构造，且能够容易地垂直层叠尺寸不同的LSI芯片，且通用性优良。
[0025]本发明是如以下所述的发明。
[0026](I) 一种半导体器件，其特征在于，包括:
[0027]绝缘性基板；
[0028]半导体元件，以元件电路面为上方，经由粘接层安装在所述绝缘性基板的一方主面上；
[0029]第一绝缘材料层(A)，对所述半导体元件的元件电路面上及其周边的所述绝缘性基板上进行密封；
[0030]第一金属薄膜布线层，设置在所述第一绝缘材料层(A)上，一部分露出于外部表面；
[0031]第一绝缘材料层(B)，设置在所述第一金属薄膜布线层上；
[0032]第二绝缘材料层，设置在所述绝缘性基板的未安装半导体元件的主面上；
[0033]第二金属薄膜布线层，设置在所述第二绝缘材料层内，一部分露出于外部表面；
[0034]通过部，贯通所述绝缘性基板，将