芯片封装结构及电子装置的制造方法
【技术领域】
[0001]本发明有关于一种芯片封装结构及电子装置，特别是有关于一种导线架封装的芯片封装结构及电子装置。
【背景技术】
[0002]随着消费市场的变迁，消费者对于产品轻薄短小的需求也日益增加，尤其是电子产品，往往需要在有限体积内，提供更多功能，更大的资料容量或更快运算速度。然而，在半导体技术上，经由纳米技术的发展，芯片的集成度不断提升，相对在半导体芯片封装上也要求密度更高、脚位更多。因此，封装体内部芯片的堆叠与整合，或者封装体间的堆叠技术，都广泛地应用于许多电子产品中。举例而言，动态随机存取存储器、快闪存储器、固态硬盘等都应用了芯片堆叠(stacked die)或封装堆叠(Package on Package, PoP)技术，以提高其存储器容量。此外，封装堆叠也可以应用于存储器芯片封装与逻辑芯片封装的堆叠。
[0003]因此，无论芯片堆叠封装，或者封装体堆叠，都是近年来熟习此技艺者致力开发与研究的课题。
【发明内容】
[0004]本发明的观点之一就是提供一种芯片封装结构，将二个芯片上有引脚(LOC)/引脚上有芯片(COL)的导线架封装半成品叠合成一封装单体，以利于封装体的堆叠。
[0005]本发明的另一观点就是提供一种芯片封装结构，利用导线架封装，将二个相同或不同的芯片堆叠成一封装单体，以利于封装体的堆叠。
[0006]本发明的再一观点就是提供一种芯片封装结构，将二个导线架叠合并形成一封装单体，使其上下二面都具有对外接点，以利于封装体的堆叠。
[0007]根据本发明上述及其他观点，提出一种芯片封装结构，包括:一封装材料，具有一封装上表面及相对的一封装下表面；多个第一引脚，每一第一引脚分别具有一第一内引脚部及一第一外引脚部，第一引脚配置于封装材料中，第一外引脚部的一第一表面暴露于封装上表面；一第一芯片，配置于封装材料中，第一芯片位于第一内引脚部上并与第一引脚电性连接；多个第二引脚，每一第二引脚分别具有一第二内引脚部及一第二外引脚部，第二引脚配置于封装材料中，第二外引脚部的一第二表面暴露于封装下表面；一第二芯片，配置于封装材料中，第二芯片位于第二内引脚部上并与第二引脚电性连接；以及一粘合层，配置于封装材料中并位于第一引脚与第二引脚之间，使得第一引脚与第二引脚相互连接。
[0008]在本发明的某些实施例中，第一内引脚部的厚度小于第一外引脚部的厚度，使得第一内引脚部与封装上表面间形成一第一容置空间，第一芯片位于第一容置空间中。第二内引脚部的厚度小于第二外引脚部的厚度，使得第二内引脚部与封装下表面间形成一第二容置空间，第二芯片位于第二容置空间中。
[0009]在本发明的某些实施例中，粘合层包括一非导电胶，第一引脚分别对应第二引脚，并经由非导电胶电性隔离。
[0010]在本发明的某些实施例中，粘合层包括一导电胶，部分第一引脚分别对应部分第二引脚，并经由导电胶电性连接。粘合层更包括一非导电胶，其他部分第一引脚分别对应其他部分第二引脚，并经由非导电胶电性隔离。在其他实施例中，其他部分第一引脚与其他部分第二引脚错位排列，以使彼此电性隔离。
[0011]根据本发明上述及其他观点，本发明的另一态样是提出一种电子装置，包括:一芯片封装结构以及一线路板。芯片封装结构，包括:一封装材料，具有一封装上表面及相对的一封装下表面；多个第一引脚，每一第一引脚分别具有一第一内引脚部及一第一外引脚部，第一引脚配置于封装材料中，第一外引脚部的一第一表面暴露于封装上表面；一第一芯片，配置于封装材料中，第一芯片位于第一内引脚部上并与第一引脚电性连接；多个第二引脚，每一第二引脚分别具有一第二内引脚部及一第二外引脚部，第二引脚配置于封装材料中，第二外引脚部的一第二表面暴露于封装下表面；一第二芯片，配置于封装材料中，第二芯片位于第二内引脚部上并与第二引脚电性连接；以及一粘合层，配置于封装材料中并位于第一引脚与第二引脚之间，使得第一引脚与第二引脚相互连接。芯片封装结构设置于线路板上，并通过第二外引脚部的第二表面与线路板电性连接。
[0012]在本发明的某些实施例中，更包括一导电元件，电性连接第一外引脚部的第一表面与线路板。
[0013]在本发明的某些实施例中，第一内引脚部的厚度小于第一外引脚部的厚度，使得第一内引脚部与封装上表面间形成一第一容置空间，第一芯片位于第一容置空间中。第二内引脚部的厚度小于第二外引脚部的厚度，使得第二内引脚部与封装下表面间形成一第二容置空间，第二芯片位于第二容置空间中。
[0014]在本发明的某些实施例中，粘合层包括一非导电胶，第一引脚分别对应第二引脚，并经由非导电胶电性隔离。
[0015]在本发明的某些实施例中，粘合层包括一导电胶，部分第一引脚分别对应部分第二引脚，并经由导电胶电性连接。粘合层更包括一非导电胶，其他部分第一引脚分别对应其他部分第二引脚，并经由非导电胶电性隔离。在其他实施例中，其他部分第一引脚与其他部分第二引脚错位排列，以使彼此电性隔离。
[0016]本发明的芯片封装结构，将二个芯片上有引脚(LOC)/引脚上有芯片(COL)的导线架封装半成品叠合成一封装单体，以利于封装体的堆叠，其中利用内引脚部厚度较小，以形成容纳芯片的空间，进一步薄化芯片封装结构。
[0017]本发明的芯片封装结构，利用导线架封装，将二个相同或不同的芯片堆叠成一封装单体，以利于封装体的堆叠，其中利用导电胶及/或非导电胶粘合外引脚部，可以依需求选择性电性连接或电性隔离特定的外引脚，使得芯片封装结构的线路设计及脚位配置更具弹性。
[0018]本发的芯片封装结构，将二个导线架叠合并形成一封装单体，使其上下二面都具有对外接点，以利于二个封装单体之间彼此堆叠，同时堆叠后的上表面及下表面仍具有接点，可以进一步对外连接，使得芯片封装结构的线路设计及脚位配置更具弹性。
【附图说明】
[0019]图1绘示依照本发明一实施例，一种芯片封装结构的剖面示意图。
[0020]图2绘示依照本发明另一实施例，一种芯片封装结构的剖面示意图。
[0021]图3绘示依照本发明一实施例，对应图1中区域A的局部放大立体示意图。
[0022]图4绘示依照本发明另一实施例，对应图1中区域A的局部放大立体示意图。
[0023]图5绘示依照本发明一实施例，芯片封装结构彼此堆叠的剖面示意图。
[0024]图6绘示依照本发明一实施例，芯片封装结构彼此堆叠后设置于一线路板上的剖面示意图。
[0025]关于本发明的优点，精神与特征，将以实施例并参照所附附图，进行详细说明与讨论。值得注意的是，为了让本发明能更容易理解，后附的附图仅为示意图，相关尺寸并非以实际比例绘示。
【具体实施方式】
[0026]为了让本发明的优点，精神与特征可以更容易且明确地了解，后续将以实施例并参照所附附图进行详述与讨论。值得注意的是，这些实施例仅为本发明代表性的实施例，其中所举例的特定方法，装置，条件，材质等并非用以限定本发明或对应的实施例。
[0027]请参照图1，图1绘示依照本发明一实施例，一种芯片封装结构的剖面示意图。本发明的芯片封装结构100采用导线架(lead frame)作为封装载体，如图1所示，是由上下二个导线架构成。对于上部的导线架而言，具有多个第一引脚104，每一第一引脚104分别具有一第一内引脚部104A及一第一外引脚部104B。在本发明某些实施例中，第一内引脚部104A的厚度小于第一外引脚部104B的厚度，使得第一内引脚部104A的区域形成一第一容置空间120。第一芯片106设置于第一容置空间120中，且位于第一内引脚部104A上。第一芯片106具有第一主动表面106A及第一背面106B,第一芯片106是以第一背面106B贴附于第一内引脚部104A，较佳是以一绝缘胶或绝缘贴带(未绘示)贴附，而第一芯片106以第一背面106B与第一内引脚部104A连接所形成的架构，本发明所属领域中称之为引脚上有芯片(Chip On Lead, COL)的架构。而第一芯片106的第一主动表面106A具有多个接点(未绘示)，分别