响像素电位的源线耦合，显示品质变好。另一方面，当以该漏电极5的形状将沟槽收容在源极配线4’内时，源极配线4’的宽度增大，栅极-源极间容量或源极-像素间容量增大。
[0051]另外，图1中漏电极5为I根直线状，且前端发圆。进而，将其包围的源电极4的护套形状沿着漏电极5前端的圆度呈曲线状。由于漏电极5为I根线状，因此在漏电极5中与栅电极2具有重叠且未形成沟槽的部分、即用于给电直至沟槽的部分为I根即可，因此栅极-漏极间容量(=栅极-像素间容量)减小，可以将栅电压从开变成关时的电压变化影响像素电位的所谓栅极连通电压抑制为很小，显示品质变好。另外，由于在沟槽内的漏电极5或源电极4中没有内角小于180°的角部，因此没有电流集中，可以抑制源电极4、漏电极5、半导体图案6的劣化。另外，第I实施方式由于不能将沟槽宽度过多地增加，因此适于流动性大的半导体。
[0052]这里，半导体图案6中在栅电极2上形成于源电极4与漏电极5的间隙的部分是经控制的电流流过的部分，被称作沟槽。
[0053]将该沟槽沿着垂直于栅极配线2’的延伸方向的方向延长的区域是区域A(图1(c)) ο源电极4-漏电极5间的距离是经控制的电流流过的长度，被称作沟槽长度。经控制的电流流过的宽度(沟槽宽度)是与经控制的电流流过的方向相垂直的方向上的沟槽尺寸，可以看作是沟槽的源电极4-漏电极5之间的中心线的长度。
[0054]另外，源极配线4’被收容在上述区域A的内部。由此，源极配线4’和源电极4整体上在大致一条直线上排列，因此可以减小形成源极配线4’、源电极4、漏电极5、像素电极7时施加于源极配线4’的应力，难以发生源极配线4’的断线。另外，图1(c)中在源极配线4’与源电极4相连的部分上，当整体地观察源极配线4’和源电极4时形成了内角为180°以上的角部，但也可以使该部分为曲线状或倒角。由此，断线更难以发生。
[0055]另外，半导体图案6按照至少将源电极4与漏电极5之间连接的方式形成即可，可以位于源电极4、漏电极5的上层，也可以位于源电极4、漏电极5的下层。另外，也可按照覆盖在半导体图案6上的方式来设置保护层6’。S卩，可以在源电极4、漏电极5上设置半导体图案6、再在其上分别设置保护层6’，也可在半导体图案6上设置源电极4、漏电极5、再在其上分别设置保护层6’。保护层6’防止半导体图案6受到来自外部大气或层间绝缘膜8的材料的损伤。
[0056]图1中，半导体图案6是在沿着源极配线4’的方向上横跨多个像素的连续的条带形状。由此，半导体图案6的形成及对位(位置对准)变得容易。由于图案简单，因此图案形成变得容易，即便是在沿着源极配线4’的方向上发生位置偏离也没有影响，因此对位变得容易。
[0057]另外，半导体图案6的边缘与漏电极5及包围该漏电极5的源电极4的护套形状的开口部前端附近交叉。由此，可以利用源电极4将半导体的作用分割成沟槽和除其以外的部分。因此，可以防止经由沟槽外的半导体而未受到控制的电流流入到漏电极5中。
[0058]进而，保护层6’是在沿着源极配线4’的方向上横跨多个像素的连续的条带形状。由此，保护层6’的形成及对位变得容易。由于图案简单，因此图案形成变得容易，即便是在沿着源极配线4’的方向上发生位置偏离也没有影响，因此对位变得容易。
[0059]另外，栅电极2并非四边形，而是将四边形的角部削掉、沿着源电极4的曲线的曲线形状或钝角多边形形状(参照图1(c))。由此，可以扩大栅电极2与电容器电极10或电容器配线10’的间隔，可以抑制栅极-电容器间短路。另一方面，将栅电极2为四边形时的I个像素部分的俯视图示于图9 (a)中，将栅电极2、栅极配线2’、电容器电极10、电容器配线10’的2个像素部分的俯视图示于图9(b)中。此时，在栅极-电容器间距离小的部分13中，容易因抗蚀剂或油墨中的异物的影响等而引起短路(图9(b))。
[0060]另外，如图1(a)那样不具有层间绝缘膜8和上部像素电极9时，具有结构简单、制造容易的优点。如图1(b)那样具有层间绝缘膜8和上部像素电极9时，具有能够将有效面积扩大至上部像素电极9的面积的优点。
[0061]将本发明第I实施方式的薄膜晶体管阵列的构成的变形例示于图2。图2(a)是表示不具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的I个像素部分的俯视图，图2 (b)是表示在图2 (a)上具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的I个像素部分的俯视图，图2(c)是示出沟槽和区域A、栅电极2和栅极配线2’、电容器电极10和电容器配线10’、源电极4和源极配线4’、漏电极5和像素电极7的I个像素部分的说明图。图2中，虽然半导体形状是长方形，但各个像素地是独立的。此时，印刷时沿着源极配线的方向的位置偏离的余地与连接于多个薄膜晶体管的条带的情况相比变小，但可以减少所使用的半导体量。
[0062]另外，将图1及2的本实施方式的薄膜晶体管阵列的制造方法之一例示于图3。在绝缘基板I上形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图3(a))。接着，在其上形成栅绝缘膜3(图3(b)中以纵线表示，在图3(c)之后省略记载)。进而，形成源电极4、源极配线4’、漏电极5、像素电极7(图3(c))。此时，漏电极5是I根等宽的线状，源电极4是线状且是距离漏电极5隔着一定间隔将漏电极5包围的护套形状，源极配线4’按照将多个源电极4之间连接的方式形成，源极配线4被’收容在将半导体图案6中位于源电极4-漏电极5之间的部分沿着垂直于栅极配线2’的延伸方向的方向延长的区域A的内部，且使用比该区域A的宽度细的形状的印刷版进行印刷。漏电极5的前端发圆，源电极4的护套形状的前端也沿着漏电极5的前端呈曲线状。进而，至少在源电极4与漏电极5之间形成半导体图案6 (图3(d))。半导体图案6可以如图2那样是各个晶体管地独立，但优选是如图1那样在沿着源极配线4’的方向上横跨多个薄膜晶体管的连续的条带形状。另夕卜，半导体图案6的边缘优选与漏电极5及包围该漏电极5的源电极4的护套形状的开口部前端附近交叉。进而，形成覆盖半导体图案6的保护层6’(图3(e))。保护层6’优选是在沿着源极配线4’的方向上横跨多个薄膜晶体管的连续的条带形状。
[0063]进而，在之后还可具有形成在像素电极7上有孔8A的层间绝缘膜8的工序(图3(f))以及在其上形成通过层间绝缘膜8的孔8A连接于像素电极7的上部像素电极9的工序(图 3(g))。
[0064]另外，在形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’的工序(图3(a))中，优选栅电极2并非是长方形、而是沿着源电极4的曲线状的曲线状或多边形形状。
[0065]作为绝缘基板1，可以是玻璃基板那样的刚性的基板，也可以是聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚酰亚胺(PI)、聚醚酰亚胺(PEI)、聚醚砜(PES)等烧性的基板。
[0066]作为栅电极2、栅极配线2’、电容器电极10、电容器配线10’，可以使用Al、Ag、Cu、Cr、N1、Mo、Au、Pt等金属或者ITO等导电性氧化物、碳、导电性高分子等。作为制法，可以是对油墨进行印刷、烧成，也可以是在整面成膜后利用光刻法、刻蚀、抗蚀剂剥离来形成。或者，还可在整面成膜后利用抗蚀剂印刷、刻蚀、抗蚀剂剥离来形成。
[0067]作为栅绝缘膜3，可以使用Si02、S1N, SiN等无机物或者聚乙烯基苯酚(PVP)、环氧树脂等有机物。作为制法，可通过溅射、CVD等真空成膜或者溶液的涂布和烧成来获得。
[0068]作为源电极4、源极配线4’、漏电极5、像素电极7，可以使用Ag、Cu、Cr、N1、Mo、Au、Pt、Al等金属或者ITO等导电性氧化物、碳、导电性高分子等。作为制法，可以是在整面成膜后利用光刻法、刻蚀、抗蚀剂剥离来形成，但优选是对油墨进行印刷、烧成来获得。作为印刷方法，优选丝网印刷、凹版印刷、挠性印刷、胶版印刷等。特别是凹版印刷、挠性印刷、胶版印刷可以重现性良好地形成20 μ m以下的图案。
[0069]作为半导体图案6，可以使用聚噻吩系、并苯系、烯丙胺系等有机半导体或者In2O3系、Ga2O3系、ZnO系、SnO 2系、InGaZnO系、InGaSnO系、InSnZnO系等氧化物半导体。作为制法，优选将溶液利用喷墨、分配器、挠性印刷等进行印刷和烧成的方法。
[0070]作为保护层6’，可以使用氟系树脂、有机硅系树脂等。作为制法，优选将溶液利用喷墨、分配器、丝网印刷等进行印刷和烧成的方法。
[0071]作为层间绝缘膜8优选环氧树脂等有机绝缘膜。作为工序，优选丝网印刷、凹版胶印印刷。
[0072]作为上部像素电极9，优选Ag糊料等。作为工序，优选丝网印刷、凹版胶印印刷。
[0073]另外，形成源电极4、源极配线4’、漏电极5、像素电极7的工序与形成半导体图案6的工序的顺序也可以颠倒。
[0074](第2实施方式)
[0075]将本发明第2实施方式的薄膜晶体管阵列的一例示于图4。图4(a)是表示不具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的I个像素部分的俯视图，图4(b)是表示在图4(a)上具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的I个像素部分的俯视图，图4(c)是示出沟槽和区域A、栅电极2和栅极配线2’、电容器电极10和电容器配线10’、源电极4和源极配线4’、漏电极5和像素电极7的I个像素部分的说明图。如图4所示，本实施方式的薄膜晶体管阵列是在绝缘基板I (参照图6(a))上按照从下层侧朝向上层侧的顺序具有:栅电极2及连接于栅电极2的栅极配线2’；电容器电极10及连接于电容器电极10的电容器配线10’ ；栅绝缘膜3 ;俯视下在与栅电极2重叠的区域中具有彼此的间隙的源电极4及漏电极5，至少在源电极4与漏电极5的间隙中具有半导体图案6，源电极4连接于源极配线4’，漏电极5连接于像素电极7，像素电极7在俯视下与电容器电极10重叠，并且所述薄膜晶体管阵列具有覆盖在半导体图案6上的保护层6’。图4(b)中，进一步具有在像素电极7上有孔8A的层间绝缘膜8和介由孔8A与像素电极7连接的上部像素电极9。该薄膜晶体管阵列中，在俯视下，漏电极5是I根等宽的线状，源电极4是线状且是距离漏电极5隔着一定间隔将漏电极5包围的护套形状(参照图4 (c))，源极配线4按照将多个源电极4间连接的方式形成，源极配线4’比下述区域A的宽度细，所述区域A是将半导体图案6