半导体装置的制造方法
【技术领域】
[0001]本发明涉及半导体装置。
【背景技术】
[0002]在MOSFET(MetalOxide Semiconductor Field Effect Transistor)等半导体装置中，能够将内置二极管用作回流二极管。例如在专利文献I中，提出了将作为回流二极管的SBD (Schottky Barrier D1de)内置于MOSFET的构件单元内来利用的方法。
[0003]专利文献1:日本特开2003-017701号公报
【发明内容】
[0004]在MOSFET等半导体装置中，内置了 pn 二极管。因此，如果在对pn 二极管施加了正向的电压的状态下，Pn 二极管进行动作，则向漂移层注入少数载流子。
[0005]于是，被注入了的少数载流子与漂移层的多数载流子发生复合，通过与此伴随地产生的能量(复合能)，根据半导体而其周期构造被打乱，即发生晶体缺陷，这一点被公知。特别是在碳化硅的情况下，由于其带隙大，所以复合能大，进而具有各种稳定的晶体构造，所以晶体构造容易发生变化。因此，容易引起由Pn 二极管的动作导致的晶体缺陷的发生。
[0006]由于打乱了的晶体构造为高电阻，所以，特别是如果在MOSFET的活性区域(即，具有包括沟道的构件单元的区域)发生这样的现象，则导通电阻、即针对源极漏极间的正向电流的元件电阻变大，在通过了相同的电流密度的情况下的导通损失变大。
[0007]通电损失是MOSFET中的支配性的损失之一，所以在MOSFET中，活性区域的pn 二极管的动作所引起的晶体缺陷的发生造成使MOSFET的发热增加、使长期的稳定动作变得困难的问题。
[0008]在内置了 SBD的MOSFET的情况下，将SBD的扩散电位设计成低于pn结的扩散电位，所以在回流动作时，在直到活性区域的pn 二极管进行动作的期间内，在内置了的SBD中流过单极电流。因此，关于一定量的电流，在没有pn 二极管的动作的状态下，能够使回流电流通过，能够避免导通电阻的增大。
[0009]但是，在专利文献I所述的终端分布中，在使MOSFET中流过的回流电流增加而进行的情况下，MOSFET的构件单元群中的、在与终端部接近的区域中配置了的构件单元相对于这以外的构件单元，存在pn 二极管更快地、即以更低的源极漏极间电压进行动作的问题。
[0010]当在超过这样的电压的使用条件下长时间内使用半导体装置的情况下，产生与外周部接近的构件单元中的导通电阻增大、整个芯片的导通电阻也增大的问题。
[0011]为了将整个芯片的导通电阻的增大抑制到容许量以下，需要限制元件整体中流过的回流电流，并限制在与终端部接近的区域中配置了的构件单元的pn 二极管中流过的电流。这意味着需要增大为了使所期望的电流流过所需的芯片尺寸，并意味着使芯片成本增大。
[0012]本发明是为了解决上述的问题而完成的，其目的在于，提供一种在终端附近的构件单元中的pn 二极管进行动作之前增大整个芯片中流过的电流值，能够实现芯片尺寸的缩小以及由此带来的芯片成本的降低的半导体装置。
[0013]本发明的半导体装置的特征在于，具备:第I导电类型的漂移层，形成于第I导电类型的半导体基板上；第2导电类型的第I阱区，在所述漂移层表层，相互间隔地设置有多个；第2导电类型的第2阱区，在所述漂移层表层，在俯视时夹着多个所述第I阱区整体地形成，并且形成面积比各所述第I阱区宽；第I导电类型的第I间隔区域，在各所述第I阱区内，从各所述第I阱区表层向深度方向贯通地形成；第I导电类型的源极区域，在各所述第I阱区表层，在俯视时夹着所述第I间隔区域地形成；第I肖特基电极，设置在所述第I间隔区域上；第I欧姆电极，在各所述第I阱区上，在俯视时夹着所述第I肖特基电极地设置；第I导电类型的第2间隔区域，是使各所述第I阱区相互间隔的区域；第I导电类型的第3间隔区域，在所述第2阱区内，从所述第2阱区表层向深度方向贯通地形成；第2肖特基电极，设置在所述第3间隔区域上；栅极电极，在除了设置有所述第I和第2肖特基电极以及所述第I欧姆电极的位置的整个所述第I和第2阱区上，隔着第I绝缘膜地设置；第2绝缘膜，覆盖所述栅极电极地形成；以及第I源极电极，覆盖所述第I和第2肖特基电极、所述第I欧姆电极以及所述第2绝缘膜地设置。
[0014]根据本发明的上述方式，在位于活性区域的外侧的第2阱区上，设置第2肖特基电极，从而在环流状态下，产生该第2肖特基电极中的压降，缓和对位于活性区域端部的第I阱区的内置SBD施加的电压。因此，能够抑制pn 二极管的动作，能够使更多的电流在SBD中环流。其结果，在整个芯片中以单极电流流过的回流电流变大，能够降低芯片尺寸。
[0015]本发明的目的、特征、局面以及优点将通过以下的详细说明和附图而变得更明确。
【附图说明】
[0016]图1是第I实施方式的SBD内置MOSFET的构件单元的剖面示意图。
[0017]图2是第I实施方式的SBD内置MOSFET的构件单元的平面示意图。
[0018]图3是示意地示出第I实施方式的整个半导体装置的平面示意图。
[0019]图4是第I实施方式的半导体装置的剖面示意图、平面示意图以及不采用本发明的情况下的剖面示意图。
[0020]图5是第I实施方式的半导体装置的剖面示意图、平面示意图以及不采用本发明的情况下的剖面示意图。
[0021]图6是关于SBD内置MOSFET的构件单元示出通过器件仿真计算回流状态下的电流电压特性的结果的图。
[0022]图7是没有内置SBD的MOSFET的构件单元的剖面示意图。
[0023]图8是示出验证第I实施方式的效果的仿真结果的图。
[0024]图9是第2实施方式的半导体装置的剖面示意图以及平面示意图。
[0025]图10是第2实施方式的半导体装置的剖面示意图以及平面示意图。
[0026]图11是第3实施方式的半导体装置的剖面示意图以及平面示意图。
[0027]图12是第3实施方式的半导体装置的剖面示意图以及平面示意图。
[0028]图13是第4实施方式的半导体装置的剖面示意图。
[0029]图14是示意地示出内置电流传感器的整个半导体装置的平面示意图。
[0030]图15是第5实施方式的半导体装置的剖面示意图。
[0031]图16是第5实施方式的半导体装置的剖面示意图。
[0032]图17是第5实施方式的半导体装置的剖面示意图。
[0033]图18是第6实施方式的半导体装置的剖面示意图。
[0034]图19是第6实施方式的半导体装置的剖面示意图。
[0035]图20是第6实施方式的半导体装置的剖面示意图。
[0036]图21是第7实施方式的半导体装置的剖面示意图。
[0037]图22是第7实施方式的半导体装置的剖面示意图。
[0038]图23是第7实施方式的半导体装置的剖面示意图。
[0039]图24是关于变形例的半导体装置的剖面示意图。
[0040]图25是第8实施方式的半导体装置的剖面示意图。
[0041]图26是第8实施方式的半导体装置的剖面示意图。
[0042]符号说明
[0043]10基板；20漂移层；21第2间隔区域；22第I间隔区域；23、23a第3间隔区域；30阱区；31、31A、31B宽阱区；33a、33b、33c辅助区域；35第I阱接触区域；36第2阱接触区域；37JTE区域；40源极区域；50栅极绝缘膜；52、52C场绝缘膜；55、55A、55B层间绝缘膜；60、60A、60B、60C、82栅极电极；70欧姆电极；71背面欧姆电极；75肖特基电极；80、80A、80B源极电极；81传感器电极；85漏极电极；91阱接触孔；92SBD接触孔；95栅极接触孔；100D、100EU00F高浓度区域
【具体实施方式】
[0044]以下，参照【附图说明】实施方式。在以下的实施方式中，作为半导体装置的一个例子使用碳化硅(SiC)半导体装置，特别是，以将第I导电类型设为η型、将第2导电类型设为P型的η沟道碳化硅MOSFET为例来说明。
[0045]<第I实施方式>
[0046]〈构成〉
[0047]首先，说明第I实施方式的半导体装置的构成。图1是在活性区域中配置的SBD内置MOSFET的构件单元的剖面示意图。图2是从上方观察图1所示的SBD内置MOSFET的构件单元的图，透过图1的电极以及绝缘膜等，仅表现了形成有半导体层的区域。
[0048]如图1所示，在半导体装置中，在具有4Η的多晶形的、由η型(第I导电类型)并且低电阻的碳化硅构成的基板10的第I主面上，形成了由η型(第I导电类型)的碳化硅构成的漂移层20。
[0049]在图1以及图2中，由碳化硅构成的基板10的第I主面的面方位为(0001)面，相对于c轴方向倾斜了 4°。
[0050]漂移层20是第I杂质浓度的η型(第I导电类型)半导体层。在漂移层20的表层侧，相互间隔地形成有多个含有作为P型(第2导电类型)的杂质的铝(Al)的P型(第2导电类型)的阱区30。阱区30的P型(第2导电类型)的杂质浓度设为第2杂质浓度。
[0051]图1所示的阱区30在构件单元内的剖视图中，在两处相互间隔地形成。将各阱区30间隔的区域是被称为第2间隔区域21的η型(第I导电类型)的区域。第2间隔区域21是形成于漂移层20的表层部的区域，设为在深度方向上从漂移层20的表面到与阱区30的深度相同的深度的区域。
[0052]另一方面，在各阱区30内，形成有从各阱区30表层向深度方向贯通地形成了的第I导电类型的第I间隔区域22。第I间隔区域22是位于后述的肖特基电极75的正下方的区域。
[0053]在阱区30的表层侧，部分地形成了含有作为η型(第I导电类型)的杂质的氮(N)的η型(第I导电类型)的源极区域40。源极区域40比阱区30的深度更浅地形成。源极区域40在俯视时夹着第I间隔区域22地形成。
[0054]另外，在漂移层20的表层侧，期望的是，在源极区域40与第I间隔区域22之间被夹着的阱区30上，形成了含有作为P型(第2导电类型)的杂质的铝(Al)的P型(第2导电类型)的第I阱接触区域35。
[0055]另外，跨第2间隔区域21的表面、阱区30的表面与源极区域40的一部分的表面地，形成了由氧化硅构成的栅极绝缘膜50。
[0056]进而，在栅极绝缘膜50的表面，以与第2间隔区域21、阱区30和源极区域40的端部对置的方式，形成了栅极电极60。此外，将阱区30中的、被第2间隔区域21与源极区域40夹着并且隔着栅极绝缘膜50与栅极电极60对置并且在导通动作时形成反转层的区域称为沟道区域。
[0057]在栅极绝缘膜50上，以覆盖栅极电极60的方式，形成了由氧化硅构成的层间绝缘膜55。在源极区域40中的、未被栅极绝缘膜50覆盖的区域的表面以及第I阱接触区域35中的、与源极区域40相接的一侧的一部分的表面，形成了用于降低与碳化硅的接触电阻的源极侧的欧姆电极70。此外，阱区30能够经由