一种半导体器件的制造方法
【技术领域】
[0001] 本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002] 在半导体技术领域中，对于先进技术而言，应力工程是器件性能提升的最重要的 手段之一。应力临近技术（Stress Proximity Technology ;SPT)被采用以使应力临近沟道 (通常用于NM0S)，并且其也可以改善层间介电层（ILD)的间隙填充工艺余量。
[0003] 在应力临近技术中，湿法刻蚀（采用磷酸等）与干法刻蚀均可以被用于去除侧壁 (spacer)。然而，在现有技术中，应用应力临近技术时存在很多问题。如果进行应力临近技 术的时间太短，会造成栅极硬掩膜（一般为氮化硅）的残留，尤其在大栅极（即，尺寸大的 晶体管的栅极）区域。如果进行应力临近技术的时间太长，湿法刻蚀的应力临近技术会破 坏锗硅层，干法刻蚀的应力临近技术将会破坏金属硅化物。而锗硅（SiGe)层和金属硅化物 (NiSi)的损耗，将会影响器件的良率。如果在进行湿法或干法应力临近技术的步骤之后栅 极硬掩膜残留太多，将影响层间介电层的间隙填充能力，并影响层间介电层的CMP工艺以 及金属栅极的最终高度。金属栅极的高度和均一度对于器件的性能和良率至关重要。高度 太低或均一度太差的金属栅极，将导致不稳定的功函数并影响器件性能。因此，锗硅层/金 属硅化物的损耗与所有栅极硬掩膜的去除之间的窗口往往非常小。
[0004] 下面，结合图IA至图ID简要介绍一下现有技术中存在的上述问题。图IA至ID 示出了现有技术中的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖面图。
[0005] 该半导体器件的制造方法，包括如下步骤：
[0006] 步骤El :提供半导体衬底100,在所述半导体衬底100上形成NMOS和PMOS的伪栅 极101、栅极硬掩膜102、间隙壁103以及位于所述间隙壁103两侧的主侧壁104,如图IA所 示。其中，NMOS包括大NM0S，如图IA所示。
[0007] 其中，大NMOS是指在半导体器件中比其他NMOS尺寸大的NMOS ;与此类似，大PMOS 是指在半导体器件中比其他PMOS尺寸大的PM0S。在本步骤中，还可以包括在半导体衬底 100上进行LDD、形成NMOS和PMOS的源极和漏极、以及形成金属硅化物的步骤，在此并不进 行限定。
[0008] 其中，栅极硬掩膜102的材料一般为氮化硅（SiN)。主侧壁104可以包括第一主侧 壁和位于其外侧的第二主侧壁，其中，第一主侧壁的材料为氧化硅，第二主侧壁的材料为氮 化石圭。
[0009] 示例性地，半导体衬底100选用单晶硅衬底。该半导体衬底100上还可以包括浅 沟槽隔离、阱区等结构，此处并不对此进行限定。
[0010] 步骤E2 :进行应力临近技术（SPT)。经过SPT，形成的图形一般如图IB所示，在大 NMOS上存在残留的栅极硬掩膜102'。当然，也可能在大PMOS上形成栅极硬掩膜的残留。 艮P，大栅极（大NMOS或大PMOS的栅极）上均有可能存在栅极硬掩膜的残留。
[0011] 由于如果进行应力临近技术的时间太长，湿法刻蚀的应力临近技术会破坏锗硅 层，干法刻蚀的应力临近技术将会破坏金属硅化物。因此，为了避免对锗硅层或金属硅化物 造成破坏，通常进行SPT的时间不能太长，这就导致了在大NMOS上存在残留的栅极硬掩膜 102，。
[0012] 步骤E3 :在半导体衬底100上形成层间介电层105,如图IC所示。
[0013] 由于残留的栅极硬掩膜102'的存在，层间介电层105位于大NMOS上方的部分一 般高于其他区域，如图IC所示。
[0014] 步骤E4 :对层间介电层105进行CMP (化学机械抛光），如图ID所示。
[0015] 通常，为了去除残留的栅极硬掩膜102'，需要对层间介电层105进行过抛光，则如 图ID所示，伪栅极101会被去除很大的高度，这将导致最终形成的金属栅极的高度被严重 降低。此时因最终的栅极高度的严重降低，会导致最终制得的半导体器件的性能严重下降 甚至无法满足要求。
[0016] 当然，如果对层间介电层105进行CMP的过程中抛光不足，则会导致大NMOS上方 仍存在残留的栅极硬掩膜。此时，残留的栅极硬掩膜将在后续步骤中阻碍大NMOS的伪栅极 的去除，导致整个半导体器件的良率的下降。
[0017] 由此可见，在现有的半导体器件的制造方法中，防止对锗硅层或金属硅化物造成 破坏与去除大栅极（大NMOS或大PMOS的栅极）上方的栅极硬掩膜（大栅极硬掩膜）之间 存在矛盾，往往导致栅极高度过低，或难以保证栅极高度的均一性和功函数的稳定，严重影 响了半导体器件的性能和良率。并且，即使不形成锗硅层和金属硅化物，由于大栅极硬掩膜 的影响，为了保证金属栅极的高度一致性，也往往需要在CMP工艺中进行过刻蚀，以完全去 除残留的栅极硬掩膜102'，这也会导致栅极高度过低。因此，为解决以上问题，有必要提出 一种新的半导体器件的制造方法。
【发明内容】
[0018] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
[0019] 步骤SlOl :提供半导体衬底，在所述半导体衬底上形成伪栅极和栅极硬掩膜，其 中所述栅极硬掩膜包括大栅极硬掩膜；
[0020] 步骤S102 :通过刻蚀去除一定厚度的所述大栅极硬掩膜；
[0021] 步骤S103 :进行应力临近技术处理，其中经过所述应力临近技术处理所述栅极硬 掩膜被完全去除；
[0022] 步骤S104 :在所述半导体衬底上形成层间介电层，对所述层间介电层进行化学机 械抛光以暴露出所述伪栅极；
[0023] 步骤S105 :去除所述伪栅极，在所述伪栅极原来的位置形成金属栅极。
[0024] 可选地，所述步骤S102包括：
[0025] 步骤S1021 :形成覆盖所述半导体衬底并且在所述大栅极硬掩膜的上方具有开口 的掩膜层；
[0026] 步骤S1022 :对所述大栅极硬掩膜进行刻蚀，以去除部分或全部所述大栅极硬掩 膜。
[0027] 可选地，在所述步骤S1021中，所述掩膜层包括光刻胶层，或者包括光刻胶层与位 于所述光刻胶层下方的底部抗反射层。
[0028] 可选地，在所述步骤S1021中，所述掩膜层的厚度为j 200-2500A。
[0029] 可选地，在所述步骤SlOl中，位于所述大栅极硬掩膜下方的伪栅极的关键尺寸的 设定范围大于0. 25um2,密度设定范围大于50%。
[0030] 可选地，在所述步骤S103中，所述应力临近技术处理包括湿法刻蚀或干法刻蚀。
[0031] 可选地，在所述步骤SlOl与所述步骤S102之间还包括步骤S1012 :
[0032] 在所述半导体衬底内形成锗硅层；
[0033] 形成源极和漏极；
[0034] 形成位于所述源极和漏极上方的金属硅化物。
[0035] 可选地，在所述步骤S103中，经过所述应力临近技术处理所述锗硅层与所述金属 硅化物未受到破坏。
[0036] 可选地，在所述步骤S103中，所述湿法刻蚀采用的刻蚀液包括磷酸。
[0037] 可选地，所述大栅极硬掩膜为NMOS的栅极硬掩膜或PMOS的栅极硬掩膜。
[0038] 可选地，在所述步骤S105之后还包括步骤S106 :在所述层间介电层内形成接触 孔。
[0039] 可选地，在所述步骤SlOl中，所述伪栅极包括NMOS的伪栅极与PMOS的伪栅极；并 且，所述步骤S105包括：
[0040] 步骤S1051 :去除所述PMOS的伪栅极，在所述PMOS的伪栅极原来的位置形成PMOS 的金属栅极；
[0041] 步骤S1052 :去除所述NMOS的伪栅极，在所述NMOS的伪栅极原来的位置形成NMOS 的金属栅极；
[0042] 或者，
[0043] 步骤S1051':去除所述NMOS的伪栅极，在所述NMOS的伪栅极原来的位置形成NMOS 的金属栅极；
[0044] 步骤S1052':去除所述PMOS的伪栅极，在所述PMOS的伪栅极原来的位