置形成PMOS 的金属栅极。
[0045] 本发明的半导体器件的制造方法，通过在进行应力临近技术处理的步骤之前增加 去除一定厚度的大栅极硬掩膜的步骤，可以提高金属栅极的高度和均一度，最终提高半导 体器件的性能和良率。
【附图说明】
[0046] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0047] 附图中：
[0048] 图IA-图ID为现有技术中的一种半导体器件的制造方法的相关步骤形成的结构 的示意性剖视图；
[0049] 图2A-图2G为本发明提出的半导体器件的制造方法的相关步骤形成的结构的示 意性剖视图；
[0050] 图3为本发明提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0051] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0052] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。
[0053] 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"耦合到"其 它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接耦合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0054] 空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下 面"或"在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性 术语"在...下面"和"在...下"可包括上和下两个取向。器件可以另外地取向（旋转90 度或其它取向）并且在此使用的空间描述语相应地被解释。
[0055] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0056] 这里参考作为本发明的理想实施例（和中间结构）的示意图的横截面图来描述发 明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因 此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致 的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓 度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋 藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示 意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。 [0057] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便 阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本 发明还可以具有其他实施方式。
[0058] 下面，参照图2A-图2G和图3来描述本发明提出的半导体器件的制造方法一个示 例性方法的详细步骤。其中，图2A-图2G示出了本发明提出的半导体器件的制造方法的 相关步骤形成的结构的示意性剖视图，图3为本发明的一种半导体器件的制造方法的流程 图。
[0059] 步骤Al :提供半导体衬底200,在所述半导体衬底200上形成NMOS和PMOS的伪栅 极201、栅极硬掩膜202、间隙壁203以及位于所述间隙壁203两侧的主侧壁204,如图2A所 示。其中，NMOS包括大NM0S，如图2A所示。当然，PMOS也可以包括大PM0S。相应地，位于 大NMOS或大PMOS上的栅极硬掩膜202为大栅极硬掩膜。
[0060] 其中，大NMOS是指在半导体器件中比其他NMOS尺寸大的NMOS ;与此类似，大PMOS 是指在半导体器件中比其他PMOS尺寸大的PM0S，大栅极硬掩膜是指在同一半导体器件的 制造过程中比同时形成的其他的栅极硬掩膜的尺寸大。大NMOS可以基于栅极的关键尺寸 (CD)和栅极的密度环境被定义。示例性地，大栅极（即，大NMOS或大PMOS的栅极）的关键 尺寸的设定范围大于〇. 25um2 ;大栅极的密度设定范围大于50%。
[0061] 在本步骤中，还可以包括在半导体衬底200上进行LDD、形成NMOS和PMOS的源极 和漏极、在NMOS的栅极两侧形成锗硅层、以及形成金属硅化物的步骤，在此并不进行限定。 示例性地，在图2A中示出了锗硅层2001和金属硅化物2002。
[0062] 其中，伪栅极201的材料一般为多晶硅。栅极硬掩膜202的材料一般为氮化硅 (SiN)。主侧壁204可以包括第一主侧壁和位于其外侧的第二主侧壁，其中，第一主侧壁的 材料为氧化硅，第二主侧壁的材料为氮化硅。当然，主侧壁204也可以为单层结构。
[0063] 示例性地，半导体衬底200选用单晶硅衬底。该半导体衬底200上还可以包括浅 沟槽隔离、阱区等结构，此处并不对此进行限定。
[0064] 步骤A2:通过刻蚀去除一定厚度的大栅极硬掩膜，刻蚀后的大栅极硬掩膜记作 202'，如图2C所示。
[0065] 示例性地，步骤A2包括如下步骤：
[0066] 步骤A21 :形成覆盖所述半导体衬底200并且在所述大栅极硬掩膜的上方具有开 口的掩膜层300,如图2B所示。其中，所述开口暴露出所述大栅极硬掩膜。
[0067] 其中，掩膜层300可以为光刻胶层或其他材料。示例性地，掩膜层300包括光刻 胶层与位于其下方的底部抗反射层（BARC)，光刻胶层与底部抗反射层（BARC)的厚度为 1200-2500A。
[0068] 步骤A22 :对所述大栅极硬掩膜进行刻蚀，以去除一定厚度的所述大栅极硬掩膜。 示例性地，刻蚀后保留一定厚度的所述大栅极硬掩膜，记作202'。当然，除一定厚度的大栅 极硬掩膜，也包括完全去除所述大栅极硬掩膜的情形。
[0069] 其中，刻蚀方法可以为干法刻蚀或湿法刻蚀。
[0070] 步骤A23 :去除所述掩膜层，如图2C所示。
[0071] 步骤A3 :进行应力临近技术（SPT)处理，如图2D所示。
[0072] 显然，大NMOS上方不再存在残留的栅极硬掩膜，即，在经过SPT的步骤之后，伪栅 极的上方不再存在栅极硬掩膜的残留，如图2D所示。
[0073] 在本实施例中，SPT处理可以采用湿法刻蚀或干法刻蚀。
[0074] 由于在SPT处理之前增加了去除一定厚度的大栅极硬掩膜的步骤（步骤A2)，经 过适当时间的SPT处理，不仅主侧壁204和普通PMOS以及普通NMOS(即、图2B中的NMOS 和PM0S)上方的栅极硬掩膜202被去除，而且大NMOS上方的栅极硬掩膜也被完全去除。并 且，由于大栅极硬掩膜已经提前被去除一