定厚度（包括全部去除的情形），进行应力临近技 术处理的时间不需要太长，就可以完全去除主侧壁204和栅极硬掩膜202 (包括大栅极硬掩 膜202'），因此不会对锗硅层（采用湿法刻蚀的应力临近技术）或金属硅化物（采用干法 刻蚀的应力临近技术）造成破坏，如图2D所示。
[0075] 实验表明，采用磷酸湿法刻蚀工艺进行SPT处理时，在工艺条件完全相同的情况 下，工艺时间可以减小到现有技术的15%到60%。采用干法刻蚀工艺进行SPT处理时，在 工艺条件完全相同的情况下，工艺时间可以减小到现有技术的25%到80%。也就是说，本 实施例的方法不仅在保证栅极硬掩膜被完全去除的同时避免对金属硅化物和锗硅层造成 破坏，而且可以降低SPT处理的工艺时间。
[0076] 步骤A4 :在半导体衬底200上形成层间介电层205,如图2E所示。
[0077] 在本步骤中，还可以在形成层间介电层205之前，形成接触孔刻蚀阻挡层（CESL)。
[0078] 步骤A5 :进行CMP (化学机械抛光）以去除层间介电层205位于PMOS以及NMOS的 伪栅极上方的部分，露出PMOS以及NMOS的伪栅极，如图2F所示。
[0079] 由于在大NMOS或大PMOS的上方不存在大栅极硬掩膜残留，因此不需要进行大量 的过抛光（over polish)处理，可以保证PMOS以及NMOS的伪栅极被保留足够的高度以及 高度的一致性（即均一度），进而保证最终形成的金属栅极的高度。
[0080] 步骤A6 :形成PMOS的金属栅极206以及NMOS的金属栅极207,如图2G所示。
[0081] 示例性地，步骤A6包括如下步骤：
[0082] 步骤A61 :去除PMOS的伪栅极，在PMOS的伪栅极原来的位置形成PMOS的金属栅 极；
[0083] 步骤A62 :去除NMOS的伪栅极，在NMOS的伪栅极原来的位置形成NMOS的金属栅 极。
[0084] 由于在前述步骤中PMOS以及NMOS的伪栅极的高度得到保证，因而最终形成的金 属栅极的高度相对于现有技术得到提高。
[0085] 其中，在步骤A6之后，还可以包括如下步骤：
[0086] 步骤A7 :在层间介电层205内形成接触孔（CT)。
[0087] 其中，接触孔用于导通层间介电层上下方的组件，例如导通源极和金属互连线。
[0088] 步骤A8:形成互连结构。
[0089] 至此，完成了本实施例的半导体器件的制造方法的部分关键步骤的介绍，之后可 以参照现有技术中的各个方法来完成整个半导体器件的制造，此处不再赘述。本领域的技 术人员可以理解，本发明实施例的技术方案，也可以应用于仅具备NMOS或PMOS其中一种晶 体管的半导体器件的制造。
[0090] 本发明实施例的半导体器件的制造方法，通过在进行应力临近技术处理的步骤之 前增加去除一定厚度的大栅极硬掩膜的步骤，可以提高金属栅极的高度和均一度，最终提 高半导体器件的性能和良率。
[0091] 此外，当存在锗硅层和金属硅化物时，在应力临近技术处理的过程中也不会对二 者造成破坏，从而可以提商半导体器件的良率和性能。
[0092] 参照图3,其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的 流程图，用于简要示出整个制造工艺的流程。具体包括：
[0093] 步骤SlOl :提供半导体衬底，在所述半导体衬底上形成伪栅极和栅极硬掩膜，其 中所述栅极硬掩膜包括大栅极硬掩膜；
[0094] 步骤S102 :通过刻蚀去除一定厚度的所述大栅极硬掩膜；
[0095] 步骤S103 :进行应力临近技术处理，其中经过所述应力临近技术处理所述栅极硬 掩膜被完全去除；
[0096] 步骤S104 :在所述半导体衬底上形成层间介电层，对所述层间介电层进行化学机 械抛光以暴露出所述伪栅极；
[0097] 步骤S105 :去除所述伪栅极，在所述伪栅极原来的位置形成金属栅极。
[0098] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种半导体器件的制造方法，其特征在于，所述方法包括： 步骤S101 :提供半导体衬底，在所述半导体衬底上形成伪栅极和栅极硬掩膜，其中所 述栅极硬掩膜包括大栅极硬掩膜； 步骤S102 :通过刻蚀去除一定厚度的所述大栅极硬掩膜； 步骤S103 :进行应力临近技术处理，其中经过所述应力临近技术处理所述栅极硬掩膜 被完全去除； 步骤S104 :在所述半导体衬底上形成层间介电层，对所述层间介电层进行化学机械抛 光以暴露出所述伪栅极； 步骤S105 :去除所述伪栅极，在所述伪栅极原来的位置形成金属栅极。2. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括： 步骤S1021 :形成覆盖所述半导体衬底并且在所述大栅极硬掩膜的上方具有开口的掩 膜层； 步骤S1022 :对所述大栅极硬掩膜进行刻蚀，以去除部分或全部所述大栅极硬掩膜。3. 如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1021中，所 述掩膜层包括光刻胶层，或者包括光刻胶层与位于所述光刻胶层下方的底部抗反射层。4. 如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1021中，所 述掩膜层的厚度为1200-2500A,。5. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，位于 所述大栅极硬掩膜下方的伪栅极的关键尺寸的设定范围大于〇.25um2,密度设定范围大于 50%〇6. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述 应力临近技术处理包括湿法刻蚀或干法刻蚀。7. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101与所述 步骤S102之间还包括步骤S1012 : 在所述半导体衬底内形成锗硅层； 形成源极和漏极； 形成位于所述源极和漏极上方的金属硅化物。8. 如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，经过 所述应力临近技术处理所述锗硅层与所述金属硅化物未受到破坏。9. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述大栅极硬掩膜为 NM0S的栅极硬掩膜或PM0S的栅极硬掩膜。10. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还 包括步骤S106 :在所述层间介电层内形成接触孔。11. 如权利要求1所述的半导体器件的制造方法，其特征在于， 在所述步骤S101中，所述伪栅极包括NM0S的伪栅极与PM0S的伪栅极；并且，所述步骤S105包括： 步骤S1051 :去除所述PM0S的伪栅极，在所述PM0S的伪栅极原来的位置形成PM0S的 金属栅极； 步骤S1052 :去除所述NMOS的伪栅极，在所述NMOS的伪栅极原来的位置形成NMOS的 金属栅极； 或者， 步骤S1051' ：去除所述NMOS的伪栅极，在所述NMOS的伪栅极原来的位置形成NMOS的 金属栅极； 步骤S1052' ：去除所述PM0S的伪栅极，在所述PM0S的伪栅极原来的位置形成PM0S的 金属栅极。
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该半导体器件的制造方法，进行应力临近技术处理的步骤之前，包括去除一定厚度的大栅极硬掩膜的步骤。该方法通过在进行应力临近技术处理的步骤之前增加去除一定厚度的大栅极硬掩膜的步骤，可以提高金属栅极的高度和均一度，最终提高半导体器件的性能和良率。
【IPC分类】H01L21/8238, H01L21/28
【公开号】CN105097462
【申请号】CN201410163805
【发明人】于书坤, 韦庆松
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年11月25日
【申请日】2014年4月22日