一种半导体器件的制造方法
【技术领域】
[0001] 本发明涉及半导体制造领域，特别涉及一种半导体器件的制造方法。
【背景技术】
[0002] 目前，在CM0SFET (互补金属氧化物半导体场效应晶体管）制造工艺的研究可大概 分为两个方向，即前栅工艺和后栅工艺。
[0003] 后栅工艺目前广泛应用于先进的集成电路工艺制造中，其通常是先形成伪栅和源 漏区，而后去除伪栅并在栅沟槽中重新填充高k金属栅堆叠的替代栅极。由于栅极形成在 源漏极之后，此工艺中栅极不需要承受很高的退火温度，对栅层材料选择更广泛并且更能 体现材料本征的特性。
[0004] 现有技术中多采用CVD、PVD等常规方法制备Al、Mo等金属作为替代栅极的金属填 充层，然而其台阶覆盖性较差，后续的CMP工艺难以实现对小尺寸器件的超薄金属层的控 制，制备的金属层的质量无法满足40nm以下的工艺要求。
[0005] ALD (原子层沉积）工艺是基于化学吸收的表面限制反应，能够提供固有的单层沉 积，在高深宽比缝隙中具有100%的台阶覆盖率。目前，在后栅工艺中通常采用ALD工艺进 行金属钨（W)的填充来形成替代栅极的顶层金属，以提供具有良好台阶覆盖率和缝隙填充 能力的高质量金属层，满足40nm以下尺寸的器件的要求。
[0006] 然而，ALD制备W时，多采用硼烷（B2H6)与WF 6来作为前驱物，其中B会扩散进入金 属栅极以及高k材料的栅极绝缘层中，这会影响器件的性能和可靠性。
【发明内容】
[0007] 本发明的目的旨在至少解决上述技术缺陷，提供一种半导体器件的制造方法，避 免ALD制备W时硼的扩散，提高器件的性能。
[0008] 为此，本发明提出了一种半导体器件的制造方法，包括：
[0009] 在衬底上形成栅沟槽；
[0010] 在栅沟槽中形成栅介质层以及其上的金属栅极层；
[0011] 在金属栅极层表面上形成第一钨层，并进行N离子注入，以形成氮化钨的阻挡层；
[0012] 米用ALD工艺进行鹤填充。
[0013] 可选的，形成氮化钨的阻挡层的步骤具体为：
[0014] 在ALD反应室中进行加热；
[0015] 米用ALD工艺形成第一鹤层；
[0016] 进行N离子注入，并进行退火，以形成氮化钨的阻挡层。
[0017] 可选的，加热的温度范围为250-350°。
[0018] 可选的，在形成金属栅极层和进行钨填充之间，还包括步骤：
[0019] 进行预热；
[0020] 通过将含硅气体进行分解形成硅的扩散阻挡层。
[0021] 可选的，采用ALD工艺进行钨填充，具体步骤为：通过交替进行第一反应和第二 反应填充鹤层，其中，第一反应的反应气体包括含娃反应气体，第二反应的反应气体包括硼 烧。
[0022] 可选的，所述含硅气体为硅烷或硅乙烷。
[0023] 可选的，第二反应的沉积速率小于第一反应的沉积速率。
[0024] 可选的，采用ALD工艺进行钨填充，具体步骤为：
[0025] 预先通入硅烷或硅乙烷处理器件表面；
[0026] 通入硼烷反应进行钨的填充。
[0027] 可选的，在形成栅介质层与金属栅极层之间还包括步骤：形成盖帽层，以阻挡上层 金属离子扩散至栅介质层中。
[0028] 可选的，所述盖帽层为11、了&、了&队11队1~及其组合。
[0029] 本发明实施例提供的半导体器件的制造方法，通过N离子注入的方法，形成了氮 化钨的阻挡层，在后续进行ALD钨填充时，该阻挡层避免了前驱物中的离子在界面的富集 以及穿透到金属栅极和栅介质层中，该方法形成的氮化钨可以精确控制氮化钨中氮的含 量，达到最佳的阻挡性能。同时，提高了钨的粘附性，增大了钨在平坦化时的工艺窗口，提高 器件的可靠性并进一步降低了栅极电阻。
【附图说明】
[0030] 本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变 得明显和容易理解，其中：
[0031] 图1示出了根据本发明实施例的半导体器件的制造方法的流程图；
[0032] 图2-14示出了根据本发明实施例的制造方法形成半导体器件的各个制造过程的 截面示意图。
【具体实施方式】
[0033] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0034] 为了减少ALD制备W时前驱物中元素的扩散，尤其是B元素的扩散，提高器件的性 能，本发明提出了一种半导体器件的制造方法，如图1所示，包括步骤：
[0035] 在衬底上形成栅沟槽；
[0036] 在栅沟槽中形成栅介质层以及其上的金属栅极层；
[0037] 在金属栅极层表面上形成第一钨层，并进行N离子注入，以形成氮化钨的阻挡层；
[0038] 采用ALD工艺进行钨填充。
[0039] 在本发明中，通过N离子注入的方法，形成了氮化钨的阻挡层，在后续进行ALD钨 填充时，该阻挡层避免了前驱物中的离子在界面的富集以及穿透到金属栅极和栅介质层 中，该方法形成的氮化钨可以精确控制氮化钨中氮的含量，达到最佳的阻挡性能，同时，提 高了钨的粘附性，增大了钨在平坦化时的工艺窗口，提高器件的可靠性并进一步降低了栅 极电阻。
[0040] 为了更好的理解本发明，以下将结合具体的实施例和附图进行详细的说明。
[0041] 首先，形成伪栅结构，如图1所示。
[0042] 具体地，首先，提供衬底1，参考图1所示。
[0043] 衬底1可以是体硅、绝缘层上硅（SOI)等常用的半导体硅基衬底，或者体Ge、绝缘 体上Ge (GeOI)，也可以是SiGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，衬底的选择依 据其上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导 体器件例如为场效应晶体管（MOSFET)，因此从与其他工艺兼容以及成本控制的角度考虑， 优选体硅或SOI作为衬底1的材料。此外，衬底1可以具有掺杂以形成阱区（未示出），例 如PMOS器件中η衬底中的P-阱区。在本实施例中，衬底1为体硅衬底。
[0044] 而后，在衬底1上淀积衬垫层2,参考图2所示。
[0045] 所述衬垫层2可以为氮化物、氧化物或氮氧化物，例如氮化硅、氧化硅和氮氧化硅 等，可以通过LPCVD、PECVD、HDPCVD、RTO等常规工艺沉积形成衬垫层2,衬垫层2用于稍后 刻蚀的停止层，以保护衬底1，其厚度依照刻蚀工艺需要而设定。在本实施例中，衬垫层2为 氧化硅。
[0046] 而后，在衬垫层2上淀积伪栅极3,参考图2所示。
[0047] 通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等常规工艺沉积形成伪栅极3,其 材质包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗等及其组合，用在后栅工艺中以便控制栅 极形状。在本实施例中，伪栅极3为多晶硅。
[0048] 接着，刻蚀图案化衬垫层2和伪栅极3,从而形成伪栅结构，如图2所示。
[0049] 而后，进一步形成栅极结构以外的半导体器件的其他结构，参考图2-4所示。
[0050] 具体地，首先，进行第一次源漏离子注入，以伪栅结构为掩膜，在伪栅极结构两侧 的衬底1中形成轻掺杂、浅ρη结的源漏扩展区4L，也即LDD结构，如图2所示。
[0051] 随后，在整个器件表面沉积绝缘隔离材料并刻蚀，仅在伪栅极结构周围的衬底1 上形成栅极侧墙5。栅极侧墙5的材质包括氮化物、氧化物、氮氧化物、DLC及其组合，可以 选择与衬垫层2和伪栅极3均不同的材质，以便于选择性刻蚀。特别地，栅极侧墙5可以 包括多层结构（未示出），例如具有垂直部分以及水平部分的剖面为L形的第一栅极侧墙， 以及位于第一栅极侧墙水平部分上的高应力的第二栅极侧墙，第二栅极侧墙的材质可包括 SiN或类金刚石无定形碳（DLC)，应力优选大于2GPa。
[0052] 接着，以栅极侧墙5为掩模，进行第二次源漏离子注入，在伪栅极侧墙5两侧的衬 底1中形成重掺杂、深pn结的源漏重掺杂区4H。源漏扩展区4L与源漏重掺杂区4H共同构 成MOSFET的源漏区4,其掺杂类型和浓度、深度依照MOSFET器件电学特性需要而定。
[0053] 而后，优选地，参照图3,可以在整个器件上形成应力衬层6。通过LPCVD、PECVD、 HDPCVD、MBE、ALD、磁控溅射、磁过滤脉冲阴极真空弧放电（FCVA)技术等常规工艺，形成应 力衬层6,覆盖了源漏区、栅极侧墙5以及伪栅极3。应力衬层6的材质可以是氧化硅、氮化 硅、氮氧化硅、DLC及其组合。本实施例中，应力衬层6的材质是氮化硅，并且更优选地具有 应力，其绝对值例如大于lGPa。对于PMOS而言，应力衬层6可以具有压应力，绝对值例如大 于3GPa ;对于NMOS而言，应力衬层6可以具有张应力，其绝对值例如大于2GPa。应力衬层 6的厚度例如是10~lOOOnm。此外，应力衬层6还可以是DLC与氮化硅的组合，或者是掺 杂有其他元素的氮化硅，例如掺杂C、F、S、P等其他元素以便提高氮化硅应力。
[0054] 接着，形成层间介质层（ILD)7并且进行刻蚀露出伪栅极。通过旋涂、喷涂、丝网印 刷、CVD等常规方法形成低k材料的ILD7,其材质包括