半导体器件及其制造方法
【专利说明】
[0001] 相关申请的夺叉引用
[0002] 2014年5月19日提交的日本专利申请2014-103471号的公开，包括说明书、附图 和摘要，以引用的方式全部并入本文。
技术领域
[0003] 本发明涉及一种半导体器件及其制造技术，例如，优选地可适用于包括以功率 MOSFET (金属氧化物半导体场效应晶体管）为代表的功率半导体元件的半导体器件及制造 该半导体器件的技术。
【背景技术】
[0004] 国际专利公报2010-541212号（专利文件1)描述了一种电力装置，其包括交替 地布置在有源区域和端子区域中的每一个中的多个第一导电类型柱和多个第二导电类型 柱。在该电力装置中，在有源区域中的第一导电类型柱和在端子区域中的第一导电类型柱 具有基本上相同的宽度，并且在有源区域中的第二导电类型柱具有比在端子区域中的第二 导电类型柱更小的宽度，从而使得在端子区域中的击穿电压成为高于在有源区域中的击穿 电压。
[0005] [专利文件]
[0006] [专利文件1]国际专利公报2010-541212号
【发明内容】
[0007] 具有超结结构的功率MOSFET具有的优点在于其在确保高击穿电压的同时具有低 导通电阻。然而，在具有该功率MOSFET的半导体芯片中，相较于在具有功率MOSFET的单元 区域（有源区域）中，雪崩击穿现象更容易发生在围绕单元区域外部的外围区域（端接区 域、端子区域）中。这因此导致雪崩电流集中在单元区域的外围部分上并破坏功率MOSFET 的问题。
[0008] 其他问题和创新特征，将通过本文中的说明和对应附图而变得显而易见。
[0009] 根据一个实施例的半导体器件具有单元区域和形成在该单元区域外部的外围区 域。单元区域和外围区域中的每一个在其中具有交替地布置的η型列区域和p型列区域。 在单元区域中的η型列区域的η型杂质浓度，高于在外围区域中的η型列区域的η型杂质 浓度。进一步地，在单元区域和外围区域中的每一个中保持电荷平衡，从而使得P型列区域 的总电荷与η型列区域的总电荷的差异落在ρ型列区域的总电荷的± 10%的范围内，或者 使得P型列区域的总电荷超过η型列区域的总电荷。
[0010] 根据一个实施例的制造半导体器件的方法包括：在单元区域中的η型外延层中形 成多个η型列区域、同时使这些η型列区域彼此隔开的步骤；以及在单元区域中在η型外延 层的夹设在彼此相邻的η型列区域之间的部分区域中形成多个ρ型列区域的步骤。该方法 进一步包括如下步骤：在外围区域中的η型外延层中形成多个ρ型列区域、同时使这些ρ型 列区域彼此隔开，并且在外围区域中形成由η型外延层的夹设在彼此相邻的p型列区域之 间的部分区域组成的多个η型列区域。通过调节在单元区域中的η型列区域、在单元区域 中的P型列区域、和在外围区域中的P型列区域中的每一个的杂质浓度、宽度和间距，在单 元区域和外围区域中的每一个中保持电荷平衡。
[0011] 根据这些实施例，具有功率半导体元件的半导体器件可以具有改进的可靠性。
【附图说明】
[0012] 图1是根据第一实施例的示出了半导体芯片的平面构成的示意图；
[0013] 图2是示出了根据第一实施例的半导体器件的构成的截面图（沿着图1的线A-A 所做的截面图）；
[0014] 图3Α是示出了在根据第一实施例的半导体器件中的ρη结的击穿电压（BVdss)的 电荷平衡的图表；
[0015] 图3Β是示出了在由本发明人研究的半导体器件中的ρη结的击穿电压（BVdss)的 电荷平衡的图表，作为当在单元区域的电荷平衡中的ρη结的击穿电压（BVdss)的峰值和在 外围区域中的电荷平衡中的ρη结的击穿电压（BVdss)的峰值偏移时的一个对比示例。
[0016] 图4是示出了根据第一实施例的半导体器件的制造步骤的截面图；
[0017] 图5是示出了在图4的半导体器件的制造步骤之后的制造步骤的截面图；
[0018] 图6是示出了在图5的半导体器件的制造步骤之后的制造步骤的截面图；
[0019] 图7是示出了在图6的半导体器件的制造步骤之后的制造步骤的截面图；
[0020] 图8是示出了在图7的半导体器件的制造步骤之后的制造步骤的截面图；
[0021] 图9是示出了在图8的半导体器件的制造步骤之后的制造步骤的截面图；
[0022] 图10是示出了在图9的半导体器件的制造步骤之后的制造步骤的截面图；
[0023] 图11是示出了在图10的半导体器件的制造步骤之后的制造步骤的截面图；
[0024] 图12是示出了在图11的半导体器件的制造步骤之后的制造步骤的截面图；
[0025] 图13是示出了在图12的半导体器件的制造步骤之后的制造步骤的截面图；
[0026] 图14是示出了在图13的半导体器件的制造步骤之后的制造步骤的截面图；
[0027] 图15是示出了在图14的半导体器件的制造步骤之后的制造步骤的截面图；
[0028] 图16是示出了在图15的半导体器件的制造步骤之后的制造步骤的截面图；
[0029] 图17是示出了在图16的半导体器件的制造步骤之后的制造步骤的截面图； [0030] 图18是示出了在图17的半导体器件的制造步骤之后的制造步骤的截面图；
[0031] 图19是示出了根据第二实施例的半导体器件的构成的截面图；
[0032] 图20是示出了根据第二实施例的半导体器件的制造步骤的截面图；
[0033] 图21是示出了在图20的半导体器件的制造步骤之后的制造步骤的截面图；
[0034] 图22是示出了在图21的半导体器件的制造步骤之后的制造步骤的截面图；
[0035] 图23是示出了在图22的半导体器件的制造步骤之后的制造步骤的截面图；
[0036] 图24是示出了在图23的半导体器件的制造步骤之后的制造步骤的截面图；
[0037] 图25是示出了在图24的半导体器件的制造步骤之后的制造步骤的截面图；
[0038] 图26是示出了在图25的半导体器件的制造步骤之后的制造步骤的截面图；
[0039] 图27是示出了在图26的半导体器件的制造步骤之后的制造步骤的截面图；
[0040] 图28是示出了在图27的半导体器件的制造步骤之后的制造步骤的截面图；
[0041] 图29是示出了在图28的半导体器件的制造步骤之后的制造步骤的截面图；
[0042] 图30是示出了在图29的半导体器件的制造步骤之后的制造步骤的截面图；
[0043] 图31是示出了在图30的半导体器件的制造步骤之后的制造步骤的截面图；
[0044] 图32是示出了在图31的半导体器件的制造步骤之后的制造步骤的截面图；
[0045] 图33包括示出了在半导体器件中的pn结的击穿电压（BVdss)的电荷平衡的图 表、示出了 pn结部分的总电荷分布的示意图、以及示出了 pn结部分的场强度的示意图； 其中图33A示出了当p型列区域的总电荷（Qp)和η型列区域的总电荷（Qn)基本上相同 (Qp~Qn)时的场强度等；图33B(b)示出了当ρ型列区域的总电荷（Qp)大于η型列区域 的总电荷（Qn) (Qp > Qn)时的场强度等；以及图33C示出了当ρ型列区域的总电荷（Qp)小 于η型列区域的总电荷（Qn) (Qp < Qn)时的场强度等；
[0046] 图34是示出了根据第三实施例的半导体器件的构成的截面图；
[0047] 图35包括示出了 pn结部分在根据第三实施例的半导体器件中的总电荷分布的示 意图、和示出了 pn结部分的场强度的示意图；其中图35A是示出了当ρ型列区域的ρ型杂 质浓度和η型列区域的η型杂质浓度在深度方向上均匀时的总电荷分布和场强度的图表； 图35Β是示出了当ρ型列区域的ρ型杂质浓度在从外延层的上表面延伸至外延层的下表面 的深度方向上逐渐减小时的总电荷分布和场强度的图表；以及图35C是示出了当η型列区 域的η型杂质浓度在从外延层的上表面延伸至外延层的下表面的深度方向上逐渐减小时 的总电荷分布和场强度的图表；以及
[0048] 图36是示出了根据第四实施例的半导体器件的构成的截面图。
【具体实施方式】
[0049] 在以下各个实施例中，若必要，出于方便起见，在将说明分成多个部分或者实施例 之后对说明进行描述。这些部分或者实施例并不是互无关系的，除非另有明确说明，否则这 些部分或者实施例中的一个部分或者实施例是另外的部分或者实施例的一部分或者整体 的修改示例、细节、补充说明等。
[0050] 在以下各个实施例中，当提及元件的数目等（包括个数、数值、数量、范围等）时， 该数目不限于特定数目并且可以大于或者小于特定数目，除非是在特别指出的情况下或者 从原理上明确该数目限于特定数目的情况下。
[0051] 进一步地，在以下描述的各个实施例中，不言自明的，构成要素（包括要素步骤 等）并不一定是必不可少的，除非是在特别指出的情况下或者从原理上明确为必不可少的 情况下。
[0052] 不言自明的，术语"包括Α"、"由A组成"、"具有Α"、"包含Α"及其任何变型并不旨 在排除另一要素，除非是在特定指出其仅仅包括该部件、由该部件组成、具有该部件、或者 包含该部件的情况下。相似地，在以下各个实施例中，当提及构成部件的形状、位置关系等 时，应该也包括与之基本接近或者类似的形状、位置关系等，除非是在另有特别指出的情况 下或者在从理论上明确不成立的情况下。这也适用于上述数值和范围。
[0053] 在以下各个实施例中使用的附图中，即使平面图有时也绘制影线以便于对其的理 解。在用于描述以下实施例的所有附图中，相同功能的构件由相同的附图标记表示，并且省 略了重复的说明。在下文中将参考附图对各个实施例进行详细描述。
[0054] (功率半导体元件的问题）
[0055] 例如，以功率MOSFET和IGBT (绝缘栅极双极晶体管）为代表的功率半导体元件用 作负载驱动开关元件。当负载含有电感时，由于该电感的作用而发生了反电动势，并且当功 率半导体元件关闭时该反电动势引起的电压被施加至功率半导体元件。在这种情况下，施 加至功率半导体元件的电压变得等于或者高于电源电压。如果该电压超过了雪崩击穿电 压，那么由于雪崩击穿现象的影响，雪崩电流通过功率半导体元件。超过功率半导体元件的 雪崩抗性（可允许载流容量）的雪崩电流可以导致功率半导体元件断裂。在本文中使用的 术语"雪崩抗性"是指由于雪崩击穿现象的影响而继续流动直到元件断裂为止的雪崩电流 的可允许载流容量。在功率半导体元件中，雪崩电流的区域性集中容易使功率半导体元件 断裂，这是因为雪崩电流超过了雪崩抗性。
[0056] 为了提供具有改进的可靠性的功率半导体元件，因此有必寻找一种适用于功率半 导体元件的器件结构，以避免雪崩电流的区域性电流集中并且由此防止雪崩电流超过雪崩 抗性。
[0057] 例如，在其中具有功率半导体元件的半导体芯片，通常配备有在其中具有功率半 导体元件的单元区域、和围绕该单元区域外部的外围区域。着眼于雪崩击穿电压，为了防止 功率半导体元件的断裂，在外围区域中的源极漏极击穿电压优选地高于在单元区域中的源 极漏极击穿电压。这是因为，相较于在单元区域中发生雪崩击穿现象，在外围区域中发生雪 崩击穿现象由于雪崩电流的区域性集中（例如，集中到单元区域的外围部分）甚至超过了 雪崩抗性的影响而容易使功率半导体元件断裂。
[0058] 然而，在现有器件结构中，在外围区域中的源极漏极击穿电压低于在单元区域中 的源极漏极击穿电压，并且不可避免地在外围区域中发生雪崩击穿现象。即使在这些区域 之间源极漏极击穿电压不存在明显的差异，但是外围区域不具有流过由于雪崩击穿现象的 影响而生成的电流的源极侧触点，从而使得雪崩电流密集地流过在单元区域的外围部分中 的源极侧触点，空穴流过该源极侧触点，并且从而在该处发生功率半导体元件断裂。在功率 半导体元件中，为了有效防止由于雪崩击穿现象所导致的功率半导体元件的断裂、并且从 而提供更加可靠的包括功率半导体元件的半导体器件，有必要找到一种使在单元区域中的 源极漏极击穿电压低于在外围区域中的源极漏极击穿电压的方法（一种当在源极与漏极 之间施加反向偏置时首先在单元区域中引起雪崩击穿现象的方法）。
[0059] (在本实施例中的基本思想）
[0060] 例如，在以功率M0SFET、IGBT、或者二极管为代表的pn结器件中，器件的击穿电压 由pn结的击穿电压确定。
[0061] 术语"pn结的击穿电压"是指引起雪崩击穿现象的雪崩击穿电压。例如，在功率 MOSFET中的pn结的击穿电压被定义为，当使栅极电极和源极区域接地的同时、向漏极区域 施加电压时，发生雪崩击穿现象的电压。
[0062] 更加具体地，雪崩击穿电压是这样的电压，当向pn结施加在该电压下的反向电压 (施加在增强形成在结中的势皇的方向上的电压）时发生雪崩击穿现象，并且雪崩击穿现 象是通过以下机制引起的现象。具体描述的，当向pn结施加反向电压时，在高电场中被加 速的电子和空穴与形成在pn结中的耗尽层中的晶格碰撞。然后，连接在晶格之间的共价键 断裂，并且生成新的电子空穴对（碰撞电离）。这些新的电子空穴对在高电场中获得能量， 与晶格碰撞，并且进一步生成新的电子空穴对。由于这种倍增现象的增长，所以高电流流过 耗尽层。该现象称为"雪崩击穿现象"。
[0063] pn结的这种击穿电压例如由如下公式（1)近似。
[0065] 其中，V[^ pn结的击穿电压，Eg指带隙，以及Nb指背景浓度（pn结中的下部结的 杂质浓度）。该公式（1)表明pn结的击穿电压与带隙的3/2次幂成正比，并且同时，与背景 浓度的3/4次幂成反比。
[0066] 因此，在本实施例中，将注意力放在对pn结的击穿电压有影响的背景浓度上。如 通过公式（1)显而易见的，背景浓度越低，pn结的击穿电压越高。换言之，减小背景浓度对 于改进pn结的击穿电压是必要的。
[0067] 如上面描述的，从改进功率半导体元件的可靠性的观点来看，雪崩击穿现象理想 的是发生在单元区域中而不是在外围区域中。这意味着，从防止功率半导体元件由于雪崩 击穿现象而断裂的观点来看，理想的是使在单元区域中的源极漏极击穿电压低于在外围区 域中的源极漏极击穿电压。
[0068] 因此，在本实施例中，为了使在单元区域中的源极漏极击穿电压低于在外围区域 中的源极漏极击穿电压，将注意力放在由公式（1)表示的在pn结的击穿电压与背景浓度之 间的关系上，并且使在单元区域中的背景浓度高于在外围区域中的背景浓度。然后，在单元 区域中的雪崩击穿电压变得低于在外围区域中的雪崩击穿电压。因此，在外围区域中发生 雪崩击穿现象之前，在单元区域中发生雪崩击穿现象。这意味着，根据本实施例的基本思 想，可以在单元区域中引起雪崩击穿现象，从而使得可以有效防止功率半导体元件由于雪 崩击穿现象而断裂，并且从而，包括功率半导体元件的半导体器件可以具有改进的可靠性。
[0069] 本实施例使用了体现上面提及的基本思想的方法。
[0070] (第一实施例）
[0071] 〈半导体器件的构成〉
[0072] 在第一实施例中，将功率MOSFET描述为功率半导体元件的一个示例。图1是示意 性地示出了半导体芯片的平面构成的视图，该半导体芯片是根据第一实施例的半导体器件 (功率M0SFET)的构成部件。
[0073] 如图1所示，根据第一实施例的半导体芯片CHP具有，例如，矩形形状，并且具有单 元区域CR、过渡区域TR和外围区域PER。单元区域CR在其外部由过渡区域TR围绕，并且 过渡区域TR由外围区域PER围绕。换言之，单元区域CR经由过渡区域TR位于由外围区域 PER围绕的内部区域中。
[0074] 单元区域CR具有，例如，充当开关元件的多个功率M0SFET。另一方面，外围区域 PER具有以具有倾斜蚀刻的外围的巴别塔（Babel)结构、扩散环结构、场环结构或者场板结 构为代表的外围结构。这些外围结构基于利用电场浓度以便抑制雪崩击穿现象的设计思想 而形成。
[0075] 如上面描述的，第一实施例的半导体芯片CHP在包括中心区域的内部区域中，具 有多个功率M0SFET，并且在围绕内部区域的外部区域中具有外围结构，该外围结构是电场 缓和结构。
[0076] 图2是沿着图1的线A-A所做的截面图。如图2所示，半导体芯片CHP具有单元 区域CR、过渡区域TR和外围区域PER。单元区域CR、过渡区域TR和外围区域PER中的每一 个的结构设计为满足以下关系：（单元区域CR的pn结的击穿电压）>(过渡区域TR的pn 结的击穿电压）>(外围区域PER的pn结的击穿电压）。接下来将对单元区域CR、过渡区 域TR和外围区域PER相应的结构进行描述。
[0077] (1)单元区域CR的结构
[0078] 如图2所示，单元区域CR具有所谓的超结结构，其中多个第一 p型列区域PCl和 多个η型列区域NC在方向X上交替地布置在半导体衬底IS的主表面上的外延层EPI中。 在第一实施例中的单元区域CR设计为使得第一 ρ型列区域PCl的宽度（在方向X上的大 小）、长度（在方向z上的大小）和深度（在方向y上的大小）分别成为等于η型列区域NC 的宽度（在方向X上的大小）、长度（在方向ζ上的大小）和深度（在方向y上的大小）。 因此，在第一实施例中，示出了单元区域CR的示例，其中第一 ρ型列区域PCl和η型列区域 NC的宽度比为1:1。
[0079] 在下文中将对单元区域进行详细描述。由例如含有η型杂质（诸如，磷（P)或者