一种半导体器件的制造方法和电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。
【背景技术】
[0002]在半导体器件的制造过程中，层间介电层(ILD)的间隙填充需要被很好地控制。例如，在只读存储器隧道氧化物(ETOX)或非型(NOR)闪存(Flash)的制造过程中，闪存阵列的层间介电层(ILD)间隙填充一直是个挑战。
[0003]当半导体技术的工艺节点发展到45nm及以下，层间介电层的纵横比(AR)甚至已经大于8，这就导致需要采用诸如高纵横比填充法(HARP)、旋转涂布玻璃(SOG)、可流动的化学气相沉积法(FCVD)等高间隙填充方法来形成层间介电层。然而，上述这些方法中包括的退火工艺(例如高温退火工艺)，会对已经形成的金属硅化物(Silicide)造成负面影响。
[0004]在现有的半导体器件的制造方法中，形成层间介电层的步骤通常位于形成核心区(cell)的控制栅与形成外围区的晶体管(即，外围晶体管)的步骤之后，此时，外围区(periphery)的晶体管的栅极以及有源区之上通常已经形成有金属硅化物。于是，在形成层间介电层的工艺中所包括的退火工艺，必然会对外围晶体管上已经形成的金属硅化物造成负面影响。
[0005]因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
【发明内容】
[0006]针对现有技术的不足，本发明提出一种半导体器件的制造方法和电子装置。
[0007]本发明的一个实施例的半导体器件的制造方法，包括如下步骤:
[0008]步骤SlOl:提供在核心区与外围区形成有包括浮栅材料层、控制栅材料层以及控制栅硬掩膜层的叠层结构的半导体衬底；
[0009]步骤S102:对所述叠层结构位于所述核心区的部分进行刻蚀以形成控制栅，并在所述控制栅的两侧形成控制栅侧壁层；
[0010]步骤S103:在所述核心区形成层间介电层，其中形成所述层间介电层的过程包括退火工艺；
[0011]步骤S104:对所述叠层结构位于所述外围区的部分进行刻蚀以形成外围晶体管的栅极；
[0012]步骤S105:在所述栅极的两侧形成栅极侧壁层，并在所述外围晶体管的有源区与所述栅极之上形成金属硅化物。
[0013]在一个实例中，所述步骤S103包括:
[0014]步骤S1031:在所述半导体衬底上形成介电材料层，对所述介电材料层进行退火工艺处理；
[0015]步骤S1032:通过CMP工艺去除所述介电材料层高于所述控制栅硬掩膜层的部分，以形成层间介电层。
[0016]可选地，在所述步骤S1031中，形成所述介电材料层的方法包括高纵横比填充法、旋转涂布玻璃法、或可流动的化学气相沉积法。
[0017]在另一个实例中，所述步骤S103包括:
[0018]步骤S1031’:在所述半导体衬底上形成介电材料层，对所述介电材料层进行退火工艺处理；
[0019]步骤S1032’:通过回刻蚀工艺去除所述介电材料层高于所述控制栅硬掩膜层的部分，以形成层间介电层。
[0020]可选地，在所述步骤S1031’中，形成所述介电材料层的方法包括高纵横比填充法、旋转涂布玻璃法、或可流动的化学气相沉积法。
[0021]可选地，在所述步骤S102中，在形成所述控制栅侧壁层的步骤之后还包括在所述控制栅的两侧进行LDD处理的步骤。
[0022]可选地，在所述步骤S102中，在形成所述控制栅侧壁层的步骤之后还包括在所述控制栅的两侧形成源极和漏极的步骤。
[0023]可选地，在所述步骤S105中，在形成所述栅极侧壁层的步骤与形成所述金属硅化物的步骤之间还包括形成所述外围晶体管的源极和漏极的步骤。
[0024]可选地，所述半导体器件包括只读存储器隧道氧化物或非型闪存。
[0025]本发明的另一个实施例提供一种电子装置，包括电子组件以及与所述电子组件电连接的半导体器件，其中所述半导体器件的制造方法包括:
[0026]步骤SlOl:提供在核心区与外围区形成有包括浮栅材料层、控制栅材料层以及控制栅硬掩膜层的叠层结构的半导体衬底；
[0027]步骤S102:对所述叠层结构位于所述核心区的部分进行刻蚀以形成控制栅，并在所述控制栅的两侧形成控制栅侧壁层；
[0028]步骤S103:在所述核心区形成层间介电层，其中形成所述层间介电层的过程包括退火工艺；
[0029]步骤S104:对所述叠层结构位于所述外围区的部分进行刻蚀以形成外围晶体管的栅极；
[0030]步骤S105:在所述栅极的两侧形成栅极侧壁层，并在所述外围晶体管的有源区与所述栅极之上形成金属硅化物。
[0031]本发明的半导体器件的制造方法，由于形成金属硅化物的步骤位于形成层间介电层的步骤之前，因此可以避免形成层间介电层的过程中的退火工艺对金属硅化物造成负面影响，从而可以提高制得的半导体器件的性能和良率。本发明的电子装置，由于使用了根据上述方法制造的半导体器件，因而同样具有上述优点。
【附图说明】
[0032]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0033]附图中:
[0034]图1A至图1G为本发明的一个实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；
[0035]图2为本发明的一个实施例的半导体器件的制造方法的一种示意性流程图。
【具体实施方式】
[0036]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0037]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0038]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0039]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0040]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0041]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0042]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0043]实施例一
[0044]下面，参照图1A至图1G和图2来描述本发明的一个实施例提出的半导体器件的制造方法。其中，图1A至图1G为本发明的一个实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图2为本发明的一个实施例的半导体器件的制造方法的一种示意性流程图。
[0045]本发明实施例的半导体器件的制造方法，包括如下步骤:
[0046]步骤Al:提供包括核心区和外围区的半导体衬底100，其中，所述半导体衬底100上形成有包括浮栅(FG)材料层101、控制栅(CG)材料层102以及控制栅硬掩膜层103的叠层结构，如图1A所示。
[0047]其中，浮栅材料层101、控制栅材料层102以及控制栅硬掩膜层103自下而上依次层叠，如图1A所示。
[0048]其中，半导体衬底100可以为硅衬底、绝缘体上硅(SOI)衬底或其他合适的衬底。浮栅材料层101、控制栅材料层102以及控制栅硬掩膜层103可以采用现有技术中的各种可行的材料。在半导体衬底100上，还可以形成有其他膜层或结构，在此并不进行限定。
[0049]其中，半导体衬底100包括核心区(Cell)与外围区(periphery),如图1A所示。核心区主要用于形成控制栅等结构，外围区主要用于形成外围区晶体管等结构。
[0050]步骤A2:对所述叠层结构位于核心区的部分进行刻蚀，以形成控制栅1021，如图1B所示。
[0051 ] 在本步骤中，控制栅1021包括控制栅硬掩膜层103、