半导体器件及其形成方法、静电放电保护方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法、一种静电放电保护方法。
【背景技术】
[0002]随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，而造成ESD (Electrostatic Discharge,简称ESD)问题,ESD是指静电放电，因ESD引起的失效原因主要有2种:热失效和电失效:局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效；加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。
[0003]现有技术通常通过ESD注入来解决ESD问题。例如，在形成MOS晶体管的源极和漏极之后，再在所述源漏极进行ESD注入，所述ESD注入的掺杂类型与源漏极的掺杂类型一致，从而可以覆盖MOS晶体管的轻掺杂区(LDD)，使得结界面平滑，ESD放点时电流更加分散增强ESD保护能力；另外还可以在晶体管的漏极下方进行ESD注入，所述ESD注入的掺杂类型与漏极的掺杂类型相反，从而提高漏极下方的衬底的掺杂浓度，降低漏极与衬底之间的击穿电压，使得MOS晶体管的击穿点发生在漏极下方，使得ESD放电时电流向下流动，防止表面的电流聚集损伤器件。
[0004]随着半导体技术的不断发展，鳍式场效应晶体管得到了广泛应用，为了提高芯片的集成度，基于FinFET工艺的ESD器件可以提高ESD器件的集成度，但是现有的基于FinFET工艺的ESD器件的ESD保护性能有待进一步的提高。
【发明内容】
[0005]本发明解决的问题是提供一种半导体器件及其形成方法、一种静电放电保护方法，提高所述半导体器件的静电释放(ESD)保护性能。
[0006]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供半导体衬底，所述半导体衬底内形成有第一类型掺杂阱；在所述第一类型掺杂阱表面形成分立的第一鳍部和第二鳍部；对所述第一鳍部和第二鳍部进行第一类型掺杂，在所述第一鳍部和第二鳍部内形成第一类型重掺杂区；对所述第二鳍部进行第二类型掺杂，形成第二类型掺杂区，所述第二类型掺杂区位于第一类型掺杂区与第一类型掺杂阱之间。
[0007]可选的，所述第一类型掺杂为N型掺杂，掺杂离子为P、As或Sb ;所述第二类型掺杂为P型掺杂，掺杂离子为B、Ga或In。
[0008]可选的，所述第二类型掺杂为N型掺杂，掺杂离子为P、As或Sb ;所述第一类型掺杂为P型掺杂，掺杂离子为B、Ga或In。
[0009]可选的，所述第二类型掺杂区的掺杂浓度小于第一类型重掺杂区的掺杂浓度。
[0010]可选的，所述第一类型掺杂阱的掺杂浓度小于第一类型重掺杂区的掺杂浓度。
[0011]可选的，所述第一类型重掺杂区的掺杂浓度大于lE19cm3。
[0012]可选的，所述第二类型掺杂区的掺杂浓度小于lE19cm3。
[0013]可选的，所述第一类型掺杂阱的掺杂浓度为lE19cm 3?lE17cm 3。
[0014]可选的，所述第二类型掺杂区在垂直于半导体衬底表面方向上的厚度小于0.5微米。
[0015]可选的，所述第二类型掺杂区在第二鳍部的宽度方向上对称。
[0016]可选的，采用离子注入工艺形成所述第二类型掺杂区。
[0017]可选的，部分第二类型掺杂区位于半导体衬底内，且所述第二类型掺杂区的底部宽度大于顶部宽度。
[0018]可选的，对第二鳍部进行第二类型掺杂之后，进行退火处理，使第二类型掺杂离子向半导体衬底内扩散，使形成的第二类型掺杂区的底部宽度大于顶部宽度，所述退火温度可以为800°C?1200°C，时间小于60s。
[0019]可选的，还包括:在半导体衬底表面形成隔离层，所述隔离层的表面低于第一鳍部和第二鳍部的顶部表面，且覆盖第一鳍部和第二鳍部的部分侧壁。
[0020]可选的，在形成所述隔离层之后形成所述第一类型重掺杂区。
[0021]为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体器件，包括:半导体衬底，位于所述半导体衬底内的第一类型掺杂阱；位于所述第一类型掺杂阱表面的分立的第一鳍部和第二鳍部；位于所述第一鳍部和第二鳍部内的第一类型重掺杂区；位于第二鳍部内的第二类型掺杂区，所述第二类型掺杂区位于第一类型掺杂区与第一类型掺杂阱之间。
[0022]为解决上述问题，本发明的技术方案还提供一种静电放电保护方法，包括:提供所述半导体器件；所述第二类型掺杂区不接电位，使所述第二类型掺杂区处于悬空状态；所述第一鳍部内的第一类型重掺杂区或第一类型掺杂阱外接第一电位；所述第二鳍部内的第一类型重掺杂区外接第二电位。
[0023]可选的，所述第一电位低于或高于第二电位。
[0024]可选的，当所述第一类型掺杂阱为N型掺杂阱，所述第一类型重掺杂区为N型重掺杂区，所述第二类型掺杂区为P型掺杂区时，所述第一鳍部内的第一类型重掺杂区或第一类型掺杂阱接地，第二电位为正电位，或所述第一电位为负电位，第二鳍部内的第一类型重掺杂区接地。
[0025]可选的，当所述第一类型掺杂阱为P型掺杂阱，所述第一类型重掺杂区为P型重掺杂区，所述第二类型掺杂区为N型掺杂区时，所述第一鳍部内的第一类型重掺杂区或第一类型掺杂阱接地，第二电位为负电位，或第一电位为正电位，所述第二鳍部内的第一类型重掺杂区接地。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的技术方案，在半导体衬底内的第一类型掺杂阱上形成独立的第一鳍部和第二鳍部，然后在所述第一鳍部和第二鳍部内形成第一类型重掺杂区；在第二鳍部的第一类型重掺杂区域第一类型掺杂阱之间形成第二类型掺杂区。所述第一类型重掺杂区、第二类型掺杂区以及第一类型掺杂阱构成NPN三级晶体管或PNP三级晶体管，作为静电电流泄放通道，可以起到ESD保护作用，其中，所述第一鳍部内的第一重掺杂区可以作为电流的流入或流出端。
[0028]进一步的，本发明的技术方案通过离子注入工艺形成所述第二类型掺杂区，使得所述第二类型掺杂区的掺杂厚度以及掺杂浓度容易控制。当所述第二类型掺杂区为全耗尽状态时，所述第一类型重掺杂区与第一类型掺杂阱之间导通，成为静电电流的泄放通道，起到ESD保护作用。使所述第二类型掺杂区成为全耗尽状态时的电压，为所述半导体器件作为ESD器件的触发电压，所述触发电压越低，ESD保护性能越好。所述第二类型掺杂区的掺杂浓度可以小于第一类型重掺杂区的掺杂浓度，使得所述半导体器件在工作的过程中，第一类型重掺杂区内的载流子能够与第二类型掺杂区的载流子完全复合，使所述第二类型掺杂区容易发生完全耗尽，从而可以降低所述半导体器件作为ESD保护器件的触发电压，从而提高所述半导体器件的ESD保护性能。所述第二类型掺杂区在垂直于半导体衬底表面方向上的厚度小于0.5微米。在所述第二类型掺杂区浓度一定的情况下，由于所述第二类型掺杂区的厚度较小，所述第二类型掺杂区内的载流子数量较少，发生全耗尽的效率较高，可以提高所述半导体器件的ESD保护性能。
[0029]进一步的，所述第二类型掺杂区在第二鳍部的宽度方向上对称，可以确保所述半导体器件在工作过程中，静电电流在流过所述第二类型掺杂区的过程中，电流密度较为均匀，避免局部电流密度过大，产生热量过大而使得所述半导体器件受损。
[0030]进一步的，部分所述第二类型掺杂区位于半导体衬底内，且所述第二类型掺杂区的底部宽度大于顶部宽度。可以增大静电电流的流动界面，降低静电电流的电流密度，从而降低所述静电电流产生的热量，提高所述半导体器件的工作寿命，并且使得所述半导体器件可以承受更大的静电电流，提高所述半导体器件的工作范围。
[0031]进一步的，在应用所述半导体器件进行静电放电保护的过程中，始终保持第二类型掺杂区不接电位，处于悬空状态，这样在所述第二类型掺杂区两端的第一类型重掺杂区和第一类型掺杂阱上分别施加电位时，所述第二类型掺杂区很容易就发生全耗尽，使第一类型重掺杂区和第