掺杂区204。
[0059]当所述第二类型掺杂区204为全耗尽状态时，所述第一类型重掺杂区203b与第一类型掺杂阱101之间导通，成为静电电流的泄放通道，起到ESD保护作用。使所述第二类型掺杂区204成为全耗尽状态时的电压，为所述半导体器件作为ESD器件的触发电压，所述触发电压越低，ESD保护性能越好。
[0060]由于FinFET的器件的工作电压均较小，所以第二类型掺杂区204的载流子数量即所述第二类型掺杂区204的掺杂浓度以及尺寸，对所述第二类型掺杂区204产生全耗尽的难易具有较大的影响。
[0061]所述第二类型掺杂区204的掺杂浓度越小，后续越容易使第二类型掺杂区204内的载流子被完全复合，形成全耗尽区域。所述第二类型掺杂区204的掺杂浓度可以小于第一类型重掺杂区203b的掺杂浓度，使得所述半导体器件在工作的过程中，第一类型重掺杂区203b内的载流子能够与第二类型掺杂区204的载流子完全复合，使所述第二类型掺杂区204完全耗尽。本实施例中，所述第二类型掺杂区204的掺杂浓度小于lE19cm3。
[0062]同时，在所述第二类型掺杂区204浓度一定的情况下，由于所述第二类型掺杂区204的尺寸越小，所述第二类型掺杂区204内的载流子越少，发生全耗尽的效率越高，越容易发生全耗尽。所述第二类型掺杂区204在垂直于半导体衬底100表面方向上的厚度小于或等于第一类型重掺杂区203b的情况下，容易发生全耗尽。本实施例中，所述第二类型掺杂区204在垂直于半导体衬底100表面方向上的厚度小于0.5微米。
[0063]所述第二类型掺杂区204的浓度越小，厚度越小，越容易发生全耗尽，从而可以降低形成的半导体器件作为ESD器件时的触发电压，从而提高所述半导体器件的性能。
[0064]在本发明的其他实施例中，所述第二类型掺杂区204可以在第二鳍部的宽度方向上对称，可以确保所述半导体器件在工作过程中，静电电流在流过所述第二类型掺杂区204的过程中，电流密度较为均匀，避免局部电流密度过大而产生过大的热量使得所述半导体器件受损。
[0065]在本发明的其他实施例中，所述第二类型掺杂区204完全位于鳍部内。由于在实际工艺中，在进行离子注入过程中所采用的掩膜层开口的尺寸和宽度与设计值会存在一定的偏差，所述开口的宽度可能大于所述第二鳍部201的顶部表面宽度，使得部分开口位于第二鳍部202两侧的半导体衬底上方。在进行离子注入的过程中，如果所述离子注入的深度大于鳍部高度，使得部分第二类型掺杂区204位于半导体衬底100内，由于开口位置的偏移，可能会造成最终形成的第二类型掺杂区204不对称，而造成静电电流密度不均匀，影响半导体器件的性能。
[0066]本实施例中，部分第二类型掺杂区204位于半导体衬底100内，且所述第二类型掺杂区204的底部宽度大于顶部宽度。具体的，形成所述第二类型掺杂区204的方法包括:采用离子注入工艺对所述第二鳍部202进行第二类型掺杂，所述离子注入的深度小于等于鳍部的高度，然后进行退火处理，使第二类型掺杂离子向半导体衬底100内扩散，使形成的第二类型掺杂区204的底部宽度大于顶部宽度。由于所述离子注入的深度小于等于鳍部的高度，可以确保所述离子注入的区域为对称结构，在退火过程中，第二类型掺杂离子的扩散速率一致，使得最终形成的第二类型掺杂区204依旧为对称结构，所述退火温度可以为800°C?1200°C，时间小于60s。由于所述第二类型掺杂区204的底部宽度大于顶部宽度，可以加大静电电流的流动界面，降低静电电流的电流密度，从而降低静电电流产生的热量，提高所述半导体器件的工作寿命，并且使得所述半导体器件可以承受更大的静电电流，提高所述半导体器件的工作范围。
[0067]所述第二类型掺杂区204的底部宽度也不能过大，如果所述第二类型掺杂区204的底部宽度过大，使得所述第二类型掺杂区204内的载流子数量增多，会导致第二类型掺杂区204的全耗尽效率降低，不能及时将静电电流泄放出去，使得半导体器件的ESD保护性能下降。所述第二类型掺杂区203的底部宽度小于顶部宽度的1.5倍。
[0068]本发明的实施例还提供一种采用上述方法形成的半导体器件。
[0069]请参考图5，为所述半导体器件的结构示意图。
[0070]所述半导体器件包括:半导体衬底100，位于所述半导体衬底100内的第一类型掺杂阱101 ;位于所述第一类型掺杂阱101表面的分立的第一鳍部201和第二鳍部；位于所述第一鳍部201内的第一类型重掺杂区203a和第二鳍部内的第一类型重掺杂区203b ;位于第二鳍部内的第二类型掺杂区204，所述第二类型掺杂区204位于第一类型重掺杂区203b与第一类型掺杂阱101之间。
[0071]本实施例中，所述半导体器件还包括:位于所述半导体衬底100表面的隔离层300，所述隔离层300的表面低于第一鳍部201和第二鳍部的顶部表面，并覆盖第一鳍部201和第二鳍部的部分侧壁。
[0072]所述第一类型掺杂阱101可以是N型掺杂阱或P型掺杂阱，所述N型掺杂离子为P、As或Sb，所述P型掺杂离子为B、Ga或In。本实施例中，所述第一类型掺杂阱101为N型掺杂阱，掺杂离子为P离子。在本发明的另一实施例中，所述第一类型掺杂阱101为P型掺杂阱，掺杂离子为B离子。所述第一类型掺杂阱内101内的掺杂离子浓度可以为lE19cm3?lE17cm3。
[0073]所述第一类型重掺杂区203a和203b的掺杂类型与第一类型掺杂阱101的掺杂类型一致，可以为N型掺杂或P型掺杂。并且，所述第一类型重掺杂区203a和203b的掺杂浓度大于第一类型掺杂阱101的掺杂浓度。本实施例中，所述第一类型重掺杂区203a和203b为N型掺杂，所述第一类型重掺杂区203a和203b的掺杂浓度大于lE19cm 3。
[0074]所述第二类型掺杂区204的掺杂类型与第一类型重掺杂区203a和203b的掺杂类型相反，可以为P型掺杂或N型掺杂，本实施例中，所述第二类型掺杂区204为P型掺杂。所述第二类型掺杂区204的掺杂浓度小于第一类型重掺杂区203b的掺杂浓度。本实施例中，所述第二类型掺杂区204的掺杂浓度小于lE19cm3。
[0075]本实施例中，所述第二类型掺杂区204在垂直于半导体衬底100表面方向上的厚度小于0.5微米。
[0076]所述第一类型重掺杂区203b、第二类型掺杂区204和第一类型掺杂阱101构成NPN或PNP三级管，所述第一类型掺杂阱101作为集电极，第二类型掺杂区204作为基极，第一类型重掺杂区203b作为发射极。当所述第二类型掺杂区204为全耗尽状态时，所述第一类型重掺杂区203b与第一类型掺杂阱101之间导通，成为静电电流的泄放通道，起到ESD保护作用。使所述第二类型掺杂区204成为全耗尽状态时的电压，为所述半导体器件作为ESD器件的触发电压，所述触发电压越低，ESD保护性能越好。
[0077]所述第二类型掺杂区204为对称结构，可以确保所述半导体器件在工作过程中，静电电流在流过所述第二类型掺杂区204的过程中，电流密度较为均匀，避免局部电流密度过大，产生热量过大而使得所述半导体器件受损。
[0078]本实施例中，部分第二类型掺杂区204位于半导体衬底100内，且所述第二类型掺杂区204的底部宽度大于顶部宽度。可以加大静电电流的流动界面，降低静电电流的电流密度，从而降低静电电流产生的热量，提高所述半导体器件的工作寿命，并且使得所述半导体器件可以承受更大的静电电流，提高所述半导体器件的工作范围。
[0079]本发明的实施例还提供一种采用上述半导体器件的静电放电保护方法。
[0080]请参考图6，所述半导体器件的应用方法包括:提供所述的半导体器件；所述第二掺杂区204不接电位，使所述第二掺杂区204处于悬空状态；所述第一鳍部201内的第一类型重掺杂区203a或第一类型掺杂阱101外接第一电位Vl ;所述第二鳍部内的第一类型重掺杂区203b外接第二电位V2,所述第一电位Vl低于或高于第二电位V2。
[0081 ] 由于所述第一类型重掺杂区203a与第一类型掺杂阱101的掺杂类型一致，在所述第一类型重掺杂区203a上施加第一电位即在第一类型掺杂阱101上施加第一电位。
[0082]所述第一类型重掺杂区203b、第二类型掺杂区204和第一类型掺杂阱101构成NPN或PNP三级管，所述第一类型掺杂阱101作为集电极，第二类型掺杂区204作为基极，第一类型重掺杂区203b作为发射极。由于