一种浮栅闪存结构及其制备方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种浮栅闪存结构及其制备方法。
【背景技术】
[0002]非挥发存储器的特点在于，当电源暂时中断或者器件无限期地处于断电状态时，依然能够长期保持已经存储的信息。理想的非挥发存储器应满足低成本、高密度、快速的随机存取、低功耗等要求。在20世纪80年代中期，一种被称为“快闪”存储器(Flash)的新技术被开发出来，它的低成本及快速的编程、擦除能力使其快速的成为半导体器件市场的主导力量。而数据存储密度和每位成本是推动存储器发展的必要条件。
[0003]目前，传统的浮栅型闪存的衬底是采用标准MOSFET结构。基本都是水平沟道及漏/浮栅/源，这种结构的器件需要额外的区域给漏/源，从而影响了器件的存储密度，想要提高这种器件的存储密度，一般需要降低沟道长度以及漏/源的宽度，但会带来短沟道效应以及漏源击穿电压变低；这是本领域技术人员所不愿看到的。
【发明内容】
[0004]针对上述存在的问题，本发明公开一种浮栅闪存结构，包括:
[0005]衬底层，包括按照从下至上顺序依次设置的第一有源层、沟道层和第二有源层；
[0006]凹槽，贯穿所述第二有源层、所述沟道层并延伸至所述第一有源层中；
[0007]浮栅结构，设置于所述凹槽中，且所述浮栅结构的一端部延伸至所述第一有源层中，所述浮栅结构的另一端部临近所述第二有源层设置，以于所述沟道层中形成垂直沟道;
[0008]其中，所述浮栅结构包括控制栅、ONO层和至少两个浮栅，且每个所述浮栅均临近所述凹槽的侧壁垂直于所述沟道层延伸的方向贯穿所述沟道层并延伸至所述第一有源层之中，所述控制栅设置于所述凹槽中部区域中且与所述浮栅平行设置并贯穿所述沟道层，所述ONO层将所述控制栅与每个所述浮栅均予以隔离，以使得所述控制栅与每个所述浮栅均构成一存储单元。
[0009]上述的浮栅闪存结构，其中，所述浮栅闪存结构还包括覆盖所述凹槽内壁的第一氧化层，临近所述凹槽内壁的所述浮栅结构和所述衬底层之间通过所述第一氧化层隔离。
[0010]上述的浮栅闪存结构，其中，所述第一有源层和所述第二有源层的导电类型均为N型，所述沟道层的导电类型为P型。
[0011]上述的浮栅闪存结构，其中，所述浮栅和所述控制栅的上表面齐平。
[0012]上述的浮栅闪存结构，其中，所述浮栅闪存结构还包括侧墙结构，所述侧墙结构覆盖所述浮栅的上表面以及所述凹槽位于所述浮栅之上的侧壁。
[0013]上述的浮栅闪存结构，其中，所述浮栅闪存结构还包括第二氧化层，所述第二氧化层覆盖所述第二有源层、所述侧墙结构、所述ONO层以及所述控制栅的上表面。
[0014]本发明还提供了一种浮栅闪存结构的制备方法，包括如下步骤:
[0015]提供一具有凹槽的半导体结构，所述半导体结构包括按照从下至上的顺序依次设置的具有第一导电类型的第一衬底层、具有第二导电类型的第二衬底层、第一氧化层以及位于所述凹槽底部的第二氧化层；
[0016]于所述凹槽的侧壁生长遂穿氧化层，并于所述第二氧化层之上形成浮栅多晶硅层，且所述浮栅多晶硅层的上表面低于所述第二衬底层的上表面；
[0017]形成分别覆盖所述浮栅多晶硅层上表面两侧的侧墙结构，以将所述凹槽暴露的侧壁予以覆盖；
[0018]以所述侧墙结构为掩膜刻蚀所述浮栅多晶硅层形成至少两个浮栅；
[0019]于所述至少两个浮栅之间形成ONO层以及位于凹槽中部区域中且与所述浮栅平行设置的控制栅，且每个所述浮栅和所述控制栅通过所述ONO层隔离；
[0020]进行离子掺杂以于所述第二衬底层的上部形成具有第一导电类型的第三衬底层。
[0021]上述的浮栅闪存结构的制备方法，其中，所述半导体结构还包括覆盖所述第一氧化层上表面的氮化硅层。
[0022]上述的浮栅闪存结构的制备方法，其中，形成所述半导体结构的方法包括如下步骤:
[0023]提供一具有第一导电类型的半导体衬底；
[0024]于所述半导体衬底上生长一层氧化物形成所述第一氧化层；
[0025]向所述半导体衬底部分注入第二导电类型的离子以将所述半导体衬底分为所述第一衬底层和所述第二衬底层；
[0026]于所述第一氧化层之上形成具有开口的氮化硅层；
[0027]按照从上至下的顺序以所述氮化硅层为掩膜依次刻蚀所述第一氧化层、所述第二衬底层并停在所述第一衬底层中形成所述凹槽；
[0028]于所述凹槽底部形成所述第二氧化层。
[0029]上述的浮栅闪存结构的制备方法，其中，所述浮栅和所述控制栅的上表面平齐。
[0030]上述的浮栅闪存结构的制备方法，其中，所述第一导电类型均为N型，所述第二导电类型为P型。
[0031]上述的浮栅闪存结构的制备方法，其中，在形成所述第三衬底层之后，所述方法还包括:继续沉积氧化物，以将所述控制栅的上表面予以覆盖。
[0032]上述发明具有如下优点或者有益效果:
[0033]本发明提供一种浮栅闪存结构及其制备工艺，在贯穿第二有源层、沟道层并延伸至第一有源层中的凹槽中设置包括控制栅和至少两个浮栅的浮栅结构；该浮栅结构的一端部延伸至第一有源层中，另一端部临近第二有源层设置，以于沟道层中形成垂直沟道；且该控制栅与每个所述浮栅均构成一存储单元，从而在不会降低沟道长度以及漏/源的宽度的前提下，有效提高浮栅存储器件的存储密度，且由于共用控制栅，从而进一步缩小了器件的尺寸。
【附图说明】
[0034]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
[0035]图1是本发明实施例中浮栅闪存的结构示意图；
[0036]图2-13是本发明实施例中制备浮栅闪存结构的方法的流程结构示意图；
[0037]图14是本发明实施例中制备浮栅闪存结构的方法的流程图。
【具体实施方式】
[0038]下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
[0039]实施例一:
[0040]如图1所示，本发明涉及一种浮栅闪存结构，包括衬底层和设置在该衬底层中的凹槽，该衬底层包括第一有源层201、位于第一有源层201之上的沟道层202以及覆盖该沟道层202上表面的第二有源层203 ;且该凹槽贯穿第二有源层203、沟道层202并延伸至第一有源层201中；即该凹槽的底部位于第一有源层201中；该浮栅闪存结构还包括设置于凹槽中的浮栅结构，浮栅结构的一端部延伸至第一有源层201中(即浮栅结构的一端部位于凹槽设置于第一有源层201中的部位中)，浮栅结构的另一端部临近第二有源层203设置，以于沟道层202中形成垂直沟道；具体的，该浮栅结构包括控制栅209、ONO层208和至少两个浮栅206，且每个浮栅206均临近凹槽的侧壁垂直于沟道层202延伸的方向贯穿沟道层202并延伸至第一有源层201之中，该控制栅209设置于所述凹槽中部区域中且与浮栅206平行设置并贯穿沟道层202，ONO层208将控制栅209与每个浮栅206均予以隔离，以使得控制栅209与每个浮栅206均构成一存储单元，即若干存储单元共用一个控制栅，从而进一步缩小了器件尺寸。
[0041]图1仅示出了在凹槽中设置一个浮栅结构，该浮栅结构包括控制栅209、ONO层208和两个浮栅206，而根据实际需求在凹槽中也可以设置两个或两个以上的浮栅结构，每个浮栅结构也可以包括两个以上的浮栅206，只要不影响本发明的目的即可。
[0042]在本发明一个优选的实施例中，上述浮栅闪存结构还包括覆盖凹槽内壁的第一氧化层205，临近凹槽内壁的浮栅结构和衬底层之间通过第一氧化层205隔离。
[0043]在本发明一个优选的实施例中，上述浮栅206和控制栅209的上表面齐平。
[0044]在本发明一个优选的实施例中，上述浮栅结构还包括侧墙结构207，该侧墙结构207覆盖两个浮栅206的上表面，同时也覆盖上述凹槽位于两个浮栅206之上的侧壁。
[0045]在此基础上，进一步的，侧墙结构207的材质为氮化硅。
[0046]在本发明一个优选的实施例中，浮栅闪存结构还包括第二氧化层205，该第二氧化层205覆盖第二有源层203、侧墙结构207、ONO层208以及控制栅209的上表面。
[0047]在本发明一个优选的实施例中，上述第一有源层和第二有源层的导电类型均为N型，上述沟道层的导电类型为P型，以形成垂直沟道的浮栅型闪存，从而在不会降低沟道长度以及漏/源的宽度的前提下，有效提高浮栅存储器件的存储密度。
[0048]该垂直沟道的浮栅闪存，当漏端加高压时，会在漏端产生热载流子，然后利用控制栅的正压将热载流子拉入浮栅，从而实现器件的写入；当控制栅加较高的负压时，浮栅中的电子将被推出，从而实现器件的擦除功能。
[0049]实施例二:
[0050]本实施例涉及一种浮栅闪存结构的制备方法，该方法具体包括如下步骤:
[0051]步骤SI，提供一具有第一导电类型的半导体衬底100 ;优选的，在本发明的实施例中，该半导体衬底100为具有N型导电类型的硅片，如图2所示的结构。
[0052]步骤S2，于半导体衬底100上生长一层氧化物以形成第一氧化层101 ;并向半导体衬底100部分注入第二导电类型的离子以将半导体衬底100分为具有第一导电类型的第一衬底层1001和具有第二导电类型的第二衬底层1002，如图3所示的结构。
[0053]在本发明一个优选的实施例中，上述第二导电类型的离子为P型离子。
[0054]步骤S3，于第一氧化层101之上形成具有开口的氮化硅层102 ;在本发明优选的实施例中，于第一氧化层101之上形成