(SiGe);通过利用SiGe源极/漏极区和硅沟道之间的晶格失配，可将单轴压缩应变引入水平沟道中。
[0034]请参照图7A和图7B，其分别示出了 N-沟道垂直全环栅(VGAA)晶体管器件和P-沟道垂直全环栅(VGAA)晶体管器件(以箭头对表示合适的应变定向)的横向截面图。如图所见，尽管常规沟道应变技术在增强现代平面型器件的性能方面产生作用，但是这些技术通常与诸如垂直全环栅(VGAA)器件的更新的晶体管架构不相容。
[0035]为了方便且准确地介绍定向，现提供了 x-y-z坐标参考，其中，X轴通常定向为与沟道结构的水平纵向方向对齐，y轴通常沿着器件的水平横向定向，而z轴通常沿着相对于衬底的平坦表面垂直的方向定向。
[0036]请参照图1A，其示出了使用垂直全环栅布置的示例性器件的侧向横向截面图(在y-z平面中)。示例性器件可为结合互补金属氧化物半导体(CMOS)技术的集成电路(IC)组件，其常见的数字设计利用互补且基本上对称的P型和η型金属氧化物半导体场效应晶体管(MOSFET)对来实现逻辑功能。如图1A所示，示例性器件在左手边使用η型金属氧化物半导体场效应晶体管(如通过图中的NMOS所示)且在右手边使用P型金属氧化物半导体场效应晶体管(如通过图中的PMOS所示)，两者在结构和电子方面被浅沟槽隔离(STI)结构(120)分隔开。
[0037]如图1A所示，示例性CMOS器件包括衬底(100)，其他结构性组件构造在衬底(100)上。衬底(100)可包括晶体硅衬底(例如，晶圆)。根据需要(例如，P型衬底或η型衬底)，衬底(100)可包括多个掺杂区。例如，本图中所示的示例性器件包括基本上对称地设置在STI结构(120)的相对侧面上的正性掺杂区(S卩，P阱(110))、以及负性掺杂区(即，η阱(110’))。掺杂区可掺杂有诸如硼或BF^ P型掺杂剂、诸如磷或砷的η型掺杂剂、和/或它们的组合。这些区中所选择的掺杂剂可互换以适应要被构造的器件(例如，NM0SFET或PM0SFET)的特定特性。在一些可选实施例中，衬底(100)可由诸如金刚石或锗的一些其他合适的元素半导体、诸如砷化镓、碳化硅、砷化铟或磷化铟的合适的化合物半导体、或诸如碳化锗硅、磷砷化镓、或磷化镓铟的合适的合金半导体制成。此外，衬底(100)可包括外延层Gpi层)和/或可包括绝缘体上硅(SOI)结构。
[0038]本实例中示出的NMOS器件(如虚框中所围绕的)利用垂直全环栅(VGAA)配置。所示的VGAA器件结合新的设计架构，其中，源极区和漏极区相对于晶圆/衬底的平坦表面基本上对齐且基本上垂直设置。晶体管器件的沟道结构基本上垂直延伸，桥接在源极和漏极之间，形成垂直沟道方向。沟道结构由至少一个(并且通常更多)垂直延伸的低剖面通道构成。在一些实施例中，沟道结构的低剖面通道由诸如纳米棒/管/线的垂直延伸的纳米级结构阵列构成，其中，这些垂直延伸的纳米沟道具有至少被栅极垂直包围的一段。栅极包围所有的纳米通道，这样提高了器件控制电流的能力。
[0039]具体参照图1A的侧向截面图，晶体管的源极(140/140’ )(或漏极，因为这两个电极可互换)分别布置在NM0SFET和PM0SFET的掺杂区(110/110’ )上。硅化物层(130)设置在掺杂区(110/110’ )上且围绕源极(140/140’ )的下侧周边。绝缘间隔层(150)覆盖性地设置在STI结构(120)、硅化物层(130)、以及源极(140/140’ )的一部分上。在一些实施例中，诸如氧化硅或氮化硅的常规绝缘材料可用于形成间隔层(150)。一对沟道结构(160/160，)分别布置在源极区(140/140，)上。一对栅极结构(170/170，)分别围绕沟道结构(160/160’ )布置(后面将讨论沟道结构(160)和栅极结构(170)的结构细节)。漏极区(190/190’)分别布置在沟道结构(160/160’)的顶端上，且层间电介质(180)设置在间隔层(150)上或上方，从而填充晶体管器件对周围和之间的结构间隙。层间电介质(180)可选自具有低介电常数k(例如，尽可能的接近I)的材料以最小化相邻金属结构组件之间的电容耦合(“串扰”)。
[0040]图1A表示VGAA NM0SFET器件。示例性VGAA NM0SFET器件包括垂直延伸的沟道结构(160)和侧向包绕沟道结构(160)的水平包围的栅极结构(170)，从而垂直桥接源极(140)区和漏极(190)区。垂直延伸的沟道结构(160)限定了基本上垂直的沟道方向，并且其厚度(即，沟道高度(H。))限定了 VGAA器件的沟道长度。栅极结构(170)包括设置在沟道结构(160)上并围绕沟道结构(160)的侧向侧壁的栅极介电层(171)、以及侧向设置在栅极介电层(171)上方的栅电极层(172)。栅极堆叠件(170)的厚度(即，栅极高度(Hg))限定了器件的栅极长度。在一些实施例中，栅极堆叠件的高度(Hg)布置为基本上与垂直布置的源极-沟道-漏极堆叠件的高度相等，从而形成更大的对围绕沟道的栅极的侧向覆盖以实现更好的沟道控制。如图1A的右手侧所示，PMOS器件的组件/布置在结构方面基本上对称且在功能方面相当于虚框所包围的NMOS器件，因此以相似的方式表示。
[0041]用于栅极介电层(171)的适当的材料包括例如氧化硅、氮化硅、氮氧化硅、高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 的氧化物或它们的组合。可使用诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、热氧化、UV-臭氧氧化或它们的组合的合适的工艺形成栅极介电层(171)。栅极介电层(171)还可包括界面层(未示出)以降低栅极介电层(171)和沟道结构(160)的侧向接触表面之间的损坏。界面层可包括氧化硅。
[0042]栅电极层(172)可包括单层或多层结构(例如，具有如图1A所示的附加层(173)) ο栅电极层(172)可包括多晶硅。此外，栅电极层(172)可以均匀或非均匀的掺杂方式掺杂多晶娃。在一些实施例中，可应用具有高K电介质的金属栅极。这种情况下，栅电极层(172)可包括金属，诸如，Al、Cu、W、T1、Ta、TiN, TiAUTiAlN, TaN, NiS1、CoS1、功函数与其他衬底材料相容的其他导电材料、或它们的组合。可使用诸如ALD、CVD、PVD、电镀或它们的组合的合适的工艺形成栅电极层(172)。
[0043]与其载流子沟道相对于衬底的平坦表面水平平坦放置的常规平面型器件架构相比，本发明中所利用的垂直全环栅(VGAA)配置表示晶圆上明显较小的水平迹线。此外，全环栅结构相对于常规平面型配置提供了重要的优势，优势一是全环栅允许在电流未失控穿过沟道的情况形成较短栅极。较短的沟道长度和具有强电流控制能力的更有效的低剖面栅极结构会考虑增加的器件切换速度和操作效率。
[0044]图1B示出了图1A中所示的器件的选择部分(例如，虚框所包围的区)的俯视截面图。如图1B的俯视图所示，大多数情况下，NMOS器件设置在氧化物扩散有源区(由“0D”表示)上。栅极结构(170)围绕沟道结构(160)包围式地布置。可为垂直沟道器件提供源极接触件(155)和栅极接触件(175)。本实施例中的沟道结构(160)具有长且窄、并且沿着X轴基本上延伸的基本上矩形的俯视剖面。然而，还可采用具有其他俯视剖面的沟道结构。例如，一些实施例利用具有俯视剖面的沟道结构，其基本上类似于长椭圆形状。沟道结构(160)可包括纳米级结构，诸如，图1B中所示的具有横向长度(LJ和横向宽度(W。)的纳米棒。在一些实施例中，沟道结构(160)的横向长度(L。)可介于约Inm至约10 μ m的范围内，而沟道结构(160)的横向宽度(W。)可介于约Inm至约50nm的范围内。因此，如立体可视化，本发明中的纳米级沟道结构(160)的三维形状基本上类似于具有横向长度(LJ、横向宽度(W。)和沟道高度(H。)的薄矩形板。在一个实施例中，沟道结构(160)包括具有约250nm的横向长度(LJ、约1nm的横向宽度(Wc)和约15nm的沟道高度(Hc)纳米棒。
[0045]参照图1C，其示出了沿着图1B的线a’ _b’截取的被示例性器件的源极(140)和漏极(190)区夹设的沟道结构(160)的侧向截面图。纳米棒的提供