半导体器件和电子设备的制造方法
【专利说明】半导体器件和电子设备
[0001]相关串请的交叉引用
[0002]2014年6月16日提交的日本专利申请2014-123776号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
[0003]本发明涉及半导体器件和电子设备，并且优先地适用于，例如，具有功率半导体元件的半导体器件以及使用该半导体器件的电子设备。
【背景技术】
[0004]在包括形成在半导体芯片中的功率半导体元件诸如IGBT的半导体芯片中，在设置在主表面侧的焊盘与设置在背表面侧的背表面电极之间流动的电流，可以由形成在该半导体芯片中的该功率半导体元件控制。为此，这类半导体芯片可以用于有大电流流过的开关元件等。为了封装这类半导体芯片，考虑到电阻的减小，经由焊料将金属板耦合至半导体芯片的焊盘。
[0005]在日本特开2012-256839号公报(专利文件1)中，描述了一种关于包括沟槽栅极IGBT的半导体器件的技术。
[0006]在日本特开2008-91618号公报(专利文件2)中，描述了一种关于包括形成在元件电极的从在保护膜中的开口暴露出来的表面之上的焊接电极的半导体器件的技术。
[0007]在日本特开2000-21914号公报(专利文件3)中，描述了一种关于在其中镀金凸块形成在每个焊盘之上的半导体器件的技术。
[0008]引用文件
[0009][专利文件]
[0010][专利文件1]
[0011]日本特开2012-256839号公报
[0012][专利文件2]
[0013]日本特开2008-91618号公报
[0014][专利文件3]
[0015]日本特开2000-21914号公报
【发明内容】
[0016]也期望具有焊盘的半导体器件尽可能地改进可靠性。
[0017]其他目的和新颖特征将通过本说明书和对应附图的说明而变得显而易见。
[0018]根据一个实施例，一种半导体器件具有半导体芯片和金属板，该金属板经由焊料电耦合至在该半导体芯片的主表面处的端子。该半导体芯片具有:用于端子的导电膜图案，形成在半导体衬底之上的层间绝缘膜之上；绝缘膜，以覆盖导电膜图案的方式形成在层间绝缘膜之上；以及镍膜，形成在从在绝缘膜中的开口暴露出来的这部分导电膜图案之上。导电膜图案由叠合膜(laminat1n film)形成，该叠合膜具有含有招作为主要成分的第一导体膜、和形成在第一导体膜的整个顶表面之上的第二导体膜。第二导体膜由钛膜、钨膜或者钨化钛膜形成。
[0019]进一步地，根据另一实施例，一种半导体器件具有:用于耦合端子的导电膜图案，形成在半导体衬底之上的层间绝缘膜之上；绝缘膜，以覆盖导电膜图案的方式形成在层间绝缘膜之上；以及镍膜，形成在从在绝缘膜中的开口暴露出来的这部分导电膜图案之上。导电膜图案由叠合膜形成，该叠合膜具有含有铝作为主要成分的第一导体膜、和形成在第一导体膜的整个顶表面之上的第二导体膜。第二导体膜由钛膜、钨膜或者钨化钛膜形成。
[0020]更进一步地，根据又一其他实施例，一种电子设备具有:半导体器件，其与电源和负载各自电耦合，并且用于驱动负载；以及用于控制半导体器件的控制部分。该半导体器件具有半导体芯片和金属板，该金属板经由焊料电耦合至在该半导体芯片的主表面处的端子。该半导体芯片具有:用于端子的导电膜图案，形成在半导体衬底之上的层间绝缘膜之上；绝缘膜，以覆盖导电膜图案的方式形成在层间绝缘膜之上；以及镍膜，形成在从在绝缘膜中的开口暴露出来的这部分导电膜图案之上。导电膜图案由叠合膜形成，该叠合膜具有含有铝作为主要成分的第一导体膜、和形成在第一导体膜的整个顶表面之上的第二导体膜。第二导体膜由钛膜、钨膜或者钨化钛膜形成。
[0021]而且，根据又一其他实施例，一种半导体器件具有半导体芯片和金属板，该金属板经由焊料与在该半导体芯片的主表面处的端子电耦合。该半导体芯片具有:用于端子的导电膜图案，形成在半导体衬底之上的层间绝缘膜之上；绝缘膜，以覆盖导电膜图案的方式形成在层间绝缘膜之上；以及镍膜，形成在从在绝缘膜中的开口暴露出来的这部分导电膜图案之上。该导电膜图案由叠合膜形成，该叠合膜具有含有铝作为主要成分的第一导体膜、形成在第一导体膜之上的第二导体膜、和形成在第二导体膜之上并且含有铝作为主要成分的第三导体膜。第二导体膜由钛膜、钨膜或者钨化钛膜形成。第一导体膜不掺杂有铜。第三导体膜掺杂有铜。
[0022]而且，根据又一其他实施例，一种电子设备具有:半导体器件，其与电源和负载单独电耦合，并且用于驱动负载；以及用于控制半导体器件的控制部分。该半导体器件具有半导体芯片和金属板，该金属板经由焊料电耦合至在该半导体芯片的主表面处的端子。该半导体芯片具有:用于端子的导电膜图案，形成在半导体衬底之上的层间绝缘膜之上；绝缘膜，以覆盖导电膜图案的方式形成在层间绝缘膜之上；以及镍膜，形成在从在绝缘膜中的开口暴露出来的这部分导电膜图案之上。该导电膜图案由叠合膜形成，该叠合膜具有含有铝作为主要成分的第一导体膜、形成在第一导体膜之上的第二导体膜、和形成在第二导体膜之上并且含有铝作为主要成分的第三导体膜。第二导体膜由钛膜、钨膜或者钨化钛膜形成。第一导体膜不掺杂有铜。第三导体膜掺杂有铜。
[0023]然而，根据另一实施例，一种半导体器件具有:用于耦合端子的导电膜图案，形成在半导体衬底之上的层间绝缘膜之上；绝缘膜，以覆盖导电膜图案的方式形成在层间绝缘膜之上；以及镍膜，形成在从在绝缘膜中的开口暴露出来的这部分导电膜图案之上。该导电膜图案由叠合膜形成，该叠合膜具有含有铝作为主要成分的第一导体膜、形成在第一导体膜之上的第二导体膜、和形成在第二导体膜之上并且含有铝作为主要成分的第三导体膜。第二导体膜由钛膜、钨膜或者钨化钛膜形成。第一导体膜不掺杂有铜。第三导体膜掺杂有铜。
[0024]根据一个实施例，可以改进半导体器件的可靠性。
【附图说明】
[0025]图1是一个实施例的半导体器件的总体平面图；
[0026]图2是一个实施例的半导体器件的总体平面图；
[0027]图3是一个实施例的半导体器件的顶视图；
[0028]图4是一个实施例的半导体器件的底视图；
[0029]图5是一个实施例的半导体器件的平面透视图；
[0030]图6是一个实施例的半导体器件的平面透视图；
[0031]图7是一个实施例的半导体器件的平面透视图；
[0032]图8是一个实施例的半导体器件的截面图；
[0033]图9是一个实施例的半导体器件的截面图；
[0034]图10是示出了一个实施例的半导体器件的安装形式的一个示例的截面图；
[0035]图11是一个修改示例的半导体器件的顶视图；
[0036]图12是一个实施例的半导体器件的基本部分截面图；
[0037]图13是一个实施例的半导体器件的基本部分截面图；
[0038]图14是一个实施例的半导体器件的基本部分截面图；
[0039]图15是形成在半导体衬底的晶体管单元区域中的IGBT的示意图；
[0040]图16是在制造步骤期间一个实施例的半导体器件的基本部分截面图；
[0041]图17是在图16之后的制造步骤期间的半导体器件的基本部分截面图；
[0042]图18是在图17之后的制造步骤期间的半导体器件的基本部分截面图；
[0043]图19是在图18之后的制造步骤期间的半导体器件的基本部分截面图；
[0044]图20是在图19之后的制造步骤期间的半导体器件的基本部分截面图；
[0045]图21是在图20之后的制造步骤期间的半导体器件的基本部分截面图；
[0046]图22是在图21之后的制造步骤期间的半导体器件的基本部分截面图；
[0047]图23是在图22之后的制造步骤期间的半导体器件的基本部分截面图；
[0048]图24是在图23之后的制造步骤期间的半导体器件的基本部分截面图；
[0049]图25是在图24之后的制造步骤期间的半导体器件的基本部分截面图；
[0050]图26是在图25之后的制造步骤期间的半导体器件的基本部分截面图；
[0051]图27是在图26之后的制造步骤期间的半导体器件的基本部分截面图；
[0052]图28是示出了使用一个实施例的半导体器件的电子系统的一个示例的示意图；
[0053]图29是一个研究示例的半导体器件的基本部分截面图；
[0054]图30是一个研究示例的半导体器件的基本部分截面图；
[0055]图31是示出了各种材料的热膨胀系数和弹性模数的表格；
[0056]图32是另一实施例的半导体器件的基本部分截面图；
[0057]图33是另一实施例的半导体器件的基本部分截面图；
[0058]图34是另一实施例的半导体器件的基本部分截面图；
[0059]图35是另一实施例的半导体器件的基本部分截面图；
[0060]图36是另一实施例的半导体器件的基本部分截面图；
[0061]图37是另一实施例的半导体器件的基本部分截面图；
[0062]图38是另一实施例的半导体器件的基本部分截面图；
[0063]图39是另一实施例的半导体器件的基本部分截面图；以及
[0064]图40是另一实施例的半导体器件的基本部分截面图。
【具体实施方式】
[0065]在实施例的以下说明中，若需要，则出于方便起见，将说明分成多个部分或者实施例。然而，除非另有明确指出，否则这些部分或者实施例并不是互无关系的，而是这些部分或者实施例中的一个部分或者实施例是另外的部分或者实施例的一部分或者整体的修改示例、详细说明、补充说明等。进一步地，在以下各个实施例中，当提及元件的数目等(包括数目、数值、数量、范围等)时，该数目不限于特定数目，而是可以大于或者小于该特定数目，除非特别指出，除了在原理上明确限于特定数目的情况或者其他情况下。进一步地，在以下各个实施例中，构成要素(包括要素步骤等)并不一定是必不可少的，除非是在特别指出的情况下，除了在原理上显然认为它们必不可少的情况或者其他情况下。相似地，在以下各个实施例中，当提及构成部件的形状、位置关系等时，应该也包括与之基本接近或者类似的形状、位置关系等，除非另有特别指出，除非在原理上显然认为是另外的情况或者其他情况。这也适用于数值和范围。
[0066]在下文中参考附图对各个实施例进行详细阐释。顺便提及，在用于阐释各个实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且不再进行重复的阐释。进一步地，在以下各个实施例中，原则上不再对相同或者相似的零件进程重复阐释，除非另有具体要求时。
[0067]进一步地，在各个实施例中使用的对应附图中，即使在截面中可能省略影线以便于理解附图。进一步地，即使在平面中可能加入影线以便于理解附图。
[0068]第一实施例
[0069]<关于半导体芯片的整个结构>
[0070]将参考对应附图对本实施例的半导体器件进行描述。
[0071]图1和图2中的每一个都是本实施例的半导体器件(半导体芯片)CP的总体平面图。图1示出了半导体器件CP的顶表面侧的总体平面图。图2示出了半导体器件CP的背表面(底表面)侧的总体平面图。
[0072]如图1和图2所示，本实施例的半导体器件(半导体芯片)CP具有作为一个主表面的顶表面、和作为与该顶表面相对的主表面的背表面(底表面)。图1示出了半导体器件CP的顶表面。图2示出了半导电器件CP的背表面。
[0073]半导体器件CP如图1所示在顶表面侧具有作为第一端子的发射极焊盘PDE和作为控制端子的栅极焊盘，并且如图2所示在背表面侧具有作为第二端子的背表面电极BE。发射极焊盘Η)Ε、栅极焊盘TOG和背表面电极BE可以分别用作半导体器件CP的外部耦合端子。
[0074]具体地，在半导体器件CP的顶表面侧的最上层处，形成有作为表面保护膜的绝缘膜PA。发射极焊盘PDE通过设置在绝缘膜PA中的发射极开口 0ΡΕ而暴露出来。栅极焊盘PDG通过设置在绝缘膜PA中的栅极开口 OPG而暴露出来。进一步地，在半导体器件CP的背表面(底表面)侧的最上层是背表面电极BE。背表面电极BE形成在半导体器件CP的整个背表面处。
[0075]在形成半导体器件CP的半导体衬底SB处，形成有半导体元件，该半导体元件用于控制在形成在半导体器件CP的顶表面侧的第一端子(此处为发射极焊盘TOE)与形成在半导体器件CP的背表面侧的第二端子(此处为背表面电极BE)之间的导通。顺便提及，形成半导体器件CP的半导体衬底SB未在图1和图2中示出，而是稍后在图12和图13中示出。从而，针对半导体器件CP，形成在半导体衬底SB处的半导体元件被控制；这就控制了在顶表面侧的第一端子(此处为发射极焊盘TOE)与在背表面侧的第二端子(此处为背表面电极BE)之间的导通；结果，电流在顶表面侧的第一端子(此处为发射极焊盘TOE)与在背表面侧的第二端子(此处为背表面电极BE)之间流动。为此，半导体器件CP可以用作有大电流流过的开关元件。栅极电极PDG用作用于控制在第一端子与第二端子之间的导通的第二端子。
[0076]作为形成在半导体衬底SB处的、并且用于控制在半导体器件CP的顶表面侧的第一端子与在半导体器件CP的背表面侧的第二端子之间的导通的半导体元件，可以优选地使用IGBT，并且可以进一步优选地使用沟槽栅极型IGBT。当使用IGBT时，在半导体器件CP的顶表面侧的第一端子是发射极端子；在半导体器件CP的背表面侧的第二端子是集电极端子；以及在半导体器件CP的顶表面侧的控制端子是栅极端子。
[0077]<关于半导体封装配置>
[0078]然后，将给出对通过封装半导体器件(半导体芯片)CP而得到的半导体器件(半导体封装)PKG的说明。
[0079]图3至图9是顶视图(图3)、底视图(图4)、平面透视图(图5至图7)和截面图(图8和图9)，每一个都示意性地示出了通过封装半导体器件(半导体芯片)CP而得到的半导体器件(半导体封装)的一个示例。图3示出了半导体器件PKG的顶表面侧的总体平面图。图4示出了半导体器件PKG的底表面(背表面)侧的总体平面图。图5示出了如从顶表面侧穿过密封部分MR所看到的半导体器件PKG的平面图(顶视图)。图6对应于通过从图5去除金属板MP和接线WA而得到的视图。图7对应于通过进一步地从图6去除半导体芯片CP1而得到的视图。在图5至图7中，密封部分MR的外周位置用虚线表示。进一步地，沿着图5的线A1-A1的截面图基本上对应于图8。沿着图5的线B1-B1的截面图基本上对应于图9。
[0080]在图3和图9中示出的半导体器件(半导体封装)PKG中使用的半导体芯片CP1与在图1和图2中示出的半导体器件(半导体芯片)CP相同。为此，此处，将省略对半导体芯片CP1的配置的重复说明。
[0081]如图3至图9所示，半导体器件PKG具有:半导体芯片CP1、用于在其之上安装半导体芯片CP1的裸片焊盘(芯片安装部分或者突片(tab))DP、键合至半导体芯片CP1的发射极焊盘PDE的金属板(半导体板)MP、由导体形成的引线LD、导电接线(键合接线)WA、和用于密封这些部件的密封部分(密封树脂部分)MR。
[0082]密封部分(密封树脂部分)MR由树脂材料诸如热固性树脂材料形成，并且可以也含有填料等。通过使用例如含有填料的环氧树脂，可以形成密封部分MR。除了环氧类树脂之外，出于减小应力等原因，可以将添加有例如苯酚类固化剂、硅橡胶和填料的联二苯(biphenyl)类热固性树脂用作密封部分MR的材料。
[0083]密封部分MR具有:作为一个主表面的顶表面(正表面)MRa ;作为与该顶表面MRa相对的主表面的底表面(背表面或者底表面)MRb ；以及与顶表面MRa和底表面MRb交叉的侧表面MRcl、MRc2、MRc3和MRc4。S卩，密封部分MR的外观假定为由顶表面MRa、底表面MRb、和侧表面MRcl、MRc2、MRc3和MRc4围绕的薄板形状。密封部分MR的顶表面MRa和底表面MRb的平面配置形成为例如矩形形状。矩形(平面矩形)的角部也可以是圆化的。当密封部分MR的顶表面MRa和底表面MRb的每个平面配置形成为矩形形状时，密封部分MR在与其厚度交叉的平面配置(外部配置)中为矩形形状(四角形形状)。在密封部分MR的侧表面MRcl、MRc2、MRc3和MRc4中，侧表面MRcl与侧表面MRc3彼此面对；侧表面MRc2与侧表面MRc4彼此面对；侧表面MRcl与侧表面MRc2和MRc4彼此交叉；以及侧表面MRc3与侧表面MRc2和MRc4彼此交叉。
[0084]引线(引线部分)LD由导体形成，并且优选地由金属材料诸如铜(Cu)或者铜合金形成。半导体器件PKG具有至少一个引线LD。然而，在图3至图9的情况下，半导体器件PKG具有两个引线LD，S卩，引线LD1和引线LD2。每个引线LD(LD1或者LD2)的部分密封在密封部分MR中，并且其他部分从密封部分MR的侧表面突出至密封部分MR的外部。下面，在每个引线LD中，位于密封部分MR中的部分称为内引线部分，以及位于密封部分MR外部的部分称为外引线部分。
[0085]顺便提及，本实施例的半导体器件PKG具有如下的结构，其中每个引线LD的部分(外引线部分)从密封部分MR的侧表面突出。下面，将基于该结构给出说明。然而，该结构不是排他性的。也可以采用例如如下的配置，其中每个引线LD几乎不从密封部分MR的侧表面突出，并且每个引线LD的部分从密封部分MR的底表面MRb处暴露出来(QFN型配置)。
[0086]引线LD1和LD2布置为更靠近密封部分MR的侧表面MRcl。引线LD1和LD2的相应外引线部分从密封部分MR的侧表面MRcl突出至密封部分MR的外部。在图8和图9的情况下，引线LD1和LD2的相应外引线部分是扁平的。然而，作为另一形式，引线LD1和LD2的相应外引线部分可以弯折为，使得在每个外引线部分的端部附近的底表面位于与密封部分MR的底表面MRb所在平面基本上相同的平面之上。未被密封部分MR覆盖的这部分引线LD1和LD2 (具体地，引线LD1和LD2的外引线部分)可以用作半导体器件PKG的外部耦合端子部分(外部端子)。
[0087]在密封部分MR的底表面MRb处，暴露出裸片焊盘DP的底表面(背表面)。在密封部分MR的顶表面MRa处，不暴露出裸片焊盘DP。裸片焊盘DP是用于在其之上安装半导体芯片CP1的芯片安装部分。
[0088]裸片焊盘DP由导体形成，并且优选地由金属材料诸如铜(Cu)或者铜合金形成。更优选地，形成半导体器件PKG的裸片焊盘DP和引线LD1和LD2由相同的材料(相同的金属材料)形成。这方便了半导体器件PKG的制造。
[0089]在裸片焊盘DP的顶表面(主表面)之上，安装有半导体芯片CP1。在半导体芯片CP1的正表面处，形成有发射极焊盘PDE和栅极焊盘PGD。在半导体芯片CP1的背表面处，形成有背表面电极(背表面集电极电极)BE。此处，在半导体芯片CP1中，在彼此位置相对的两个主表面中，在其侧形成有发射极焊盘PDE和栅极焊盘PDG的主表面，称为半导体芯片CP1的正表面。与该表面相对的并且在其侧形成有背表面电极BE的主表面，称为半导体芯片CP1的背表面。
[0090]半导体芯片CP1安装在裸片焊盘DP的顶表面之上，其中半导体芯片CP1的正表面指向上，以及半导体芯片CP1的背表面指向裸片焊盘DP的顶表面。S卩，半导体芯片CP1安装在裸片焊盘DP的顶表面之上，其中半导体芯片CP1的背表面电极BE指向裸片焊盘DP。半导体芯片CP1的背表面经由导电粘合剂层(键合材料)BD1诸如焊料而键合并且固定至裸片焊盘DP的顶表面。因此，半导体芯片CP1的背表面电极BE经由导电粘合剂层BD1键合、固定并且电耦合至裸片焊盘DP。粘合剂层BD1具有导电性，并且例如由导电膏类粘合材料诸如银(Ag)膏或者焊料形成。半导体芯片CP1密封在密封部分MR中，并且不从密封部分MR暴露出来。
[0091]在半导体芯片CP的操作期间生成的热，可以主要从半导体芯片CP1的背表面通过裸片焊盘DP耗散至外部。为此，裸片焊盘DP优选地设置为大于待在其之上安装的半导体芯片CP1的面积。这可以改进散热性能。
[0092]半导体芯片CP1的栅极焊盘P⑶、和引线LD1的内引线部分，经由作为导电耦合构件的接线WA而彼此电耦合。具体地，接线WA的一端耦合至引线LD1的内引线部分。接线WA的另一端耦合至半导体芯片CP1的栅极焊盘TOG。引线LD1和半导体芯片CP1的栅极焊盘PDG经由接线WA而彼此电耦合。然而，另一接线WA的一端耦合至引线LD2的内引线部分。接线WA的另一端耦合至半导体芯片CP1的发射极焊盘TOE。引线LD2和半导体芯片CP1的发射极焊盘PDE经由接线WA而彼此电耦合。用于在引线LD1与半导体芯片CP1的栅极焊盘PDG之间建立耦合的接线WA、和用于在引线LD2与半导体芯片CP1的发射极焊盘PDE之间建立耦合的接线WA，是单独存在的接线WA。因此，在半导体器件PKG中，半导体芯片CP1的发射极焊盘PDE和半导体芯片CP1的栅极焊盘PDG不经由导体彼此耦合。
[0093]未被密封部分MR覆盖而暴露出来的这部分引线LD1 (即，引线LD1的外引线部分)，可以用作电耦合至半导体芯片CP1的栅极焊盘TOG的外部端子(栅极外部端子)。然而，未被密封部分MR覆盖而暴露出来的这部分引线LD2 (即，引线LD2的外引线部