是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作 出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0039] 参考图2所示，为本发明实施例提供的一种快闪存储器层间介质层的填充方法的 流程图，为了更加详尽的说明本发明的方法，结合图3~图5对本发明的各个步骤作进一步 阐述。该方法具体步骤包括：
[0040] 步骤110、采用高密度等离子体方法，在半导体衬底上填充第一介质层260。
[0041] 参考图3,为本发明实施例提供的预备进行层间介质层填充的半导体衬底的示意 图。其中，所述半导体衬底由P型衬底200、所述P型衬底200上的隔离层250和所述P型 衬底200上依次叠层的隧穿氧化层210、浮栅层220、ONO层230、控制栅极层240组成。在 此提供一种半导体衬底的优选实现方式；在P型衬底200上依次形成隧穿氧化层210、浮栅 层220、0N0层230和控制栅极层240,采用刻蚀工艺刻蚀沟槽至所述P型衬底200表面，W 形成侧壁垂直的沟槽，在沟槽侧壁形成隔离层250,其中，隔离层250侧壁平滑并垂直于P型 衬底200,刻蚀工艺形成的沟槽为若干个。
[0042] 进一步地，所述隔离层250包括；第一隔离层和第二隔离层；其中，所述第一隔离 层位于所述依次叠层的隧穿氧化层210、浮栅层220、ONO层230、控制栅极层240的左侧， 所述第一隔离层的顶部向左下方倾斜；所述第二隔离层位于所述依次叠层的隧穿氧化层 210、浮栅层220、0N0层230、控制栅极层240的右侧，所述第二隔离层的顶部向右下方倾斜。
[0043] 如上所述，采用刻蚀工艺刻蚀沟槽后，半导体衬底上具有若干个沟槽，沟槽将半导 体衬底上的薄膜叠层隔离为多个区域，在此将其称之为叠层区和沟槽区，即叠层区由依次 畳层的隧芽氧化层210、浮栅层220、ONO层230、虹制栅极层240组成,此时，隔贸层250就 是位于叠层区的两侧。对于每一个叠层区，其左侧和右侧均具有一个隔离层250,即如上所 述的第一隔离层和第二隔离层，所述第一隔离层位于所述依次叠层的隧穿氧化层210、浮栅 层220、0N0层230、控制栅极层240的左侧，所述第二隔离层位于所述依次叠层的隧穿氧化 层210、浮栅层220、ONO层230、控制栅极层240的右侧。第一隔离层和第二隔离层的区别 在于，顶部具有相同的倾斜度但是倾斜方向相反，第一隔离层的顶部向左下方倾斜，第二隔 离层的顶部向右下方倾斜。
[0044] 进一步地，所述隔离层250的顶端至所述P型衬底200的表面的总厚度和所述依 次畳层的隧芽氧化层210、浮栅层220、ONO层230和虹制栅极层240的总厚度相專。
[0045] 如上所述，叠层区的厚度和隔离层250顶端至P型衬底200表面的总厚度相等，隔 离层250位于叠层区的左侧和右侧，其目的在于，用于保护叠层区的各个膜层并隔离后续 填充的层间介质层对膜层可能有的污染和腐蚀。
[0046] 进一步地，所述第一隔离层的左侧至所述第二隔离层的右侧的总宽度小于所述P 型衬底200的宽度。
[0047] 如上所述，半导体衬底具有多个沟槽，因此叠层区也相应为若干个，从而使得第一 隔离层的左侧至所述第二隔离层的右侧的总宽度远小于所述P型衬底200的宽度。
[0048] 优选地，所述依次叠层的隧穿氧化层210、浮栅层220、ONO层230和控制栅极层 240的总厚度为2200-3050A。
[0049] 优选地，所述隔离层250为隔离氧化娃层。
[0050] 优选地，所述第一隔离层的宽度等于所述第二隔离层的宽度。
[0051] 优选地，所述隧穿氧化层210为隧穿氧化娃层。
[005引优选地，所述隧穿氧化层210的厚度为80-IOOA。
[005引优选地，所述浮栅层220为多晶娃层。
[0054] 优选地，所述浮栅层220的厚度为500-800A。
[005引优选地，所述ONO层230为氧化娃-氮化娃-氧化娃层。
[005引优选地，所述ONO层230的厚度为120-1 50A。
[0057] 优选地，所述控制栅极层240为多晶娃层。
[0058] 优选地，所述控制栅极层240的厚度为1500-2000A。
[0059] 如上所述，快闪存储器采用浮栅工艺，即采用特殊的浮栅场效应管作为存储单元， 浮栅层220处于二氧化娃的包围之中不与任何部分相连，在此情况下，形成了隧穿氧化层 210、浮栅层220、ONO层230和控制栅极层240的多个膜层叠加，造成了叠层区高度较高。
[0060] 参考图4,为本发明实施例提供的皿P CVD工艺填充第一介质层260的示意图。对 于步骤110,采用高密度等离子体方法，在半导体衬底上填充第一介质层260,具体包括：
[0061] 在所述半导体衬底的P型衬底200的表面、所述控制栅极层240的上表面和所述 隔离层250的表面形成所述第一介质层260,其中，所述半导体衬底的P型衬底200的表面 为没有被所述隔离层250和所述隧穿氧化层210占据的表面区域，所述隔离层250的表面 为所述第一隔离层的左侧表面和顶部W及所述第二隔离层的右侧表面和顶部。
[0062] 如上所述，高密度等离子体填充的具体工作过程为：射频（R巧源激发混合气体， 当射频电流通过线圈时，会产生一个交流磁场，送个交流磁场经感应禪合产生随时间变化 的感应电场，该感应电场加速电子并形成离子化碰撞，由于感应电场的方向为回旋型，所W 电子也是W回旋方向进行加速，此时电子在回旋和加速度作用下能够运动很长的距离而不 会碰到反应腔内壁或电极，从而在低压状态下制造出高密度的等离子体，使得Plasma在低 压下W高密度混合气体的形式直接接触到待填充的基底表面，W进行沉积。
[0063] 由此可知，在半导体衬底上填充第一介质层260时，所述半导体衬底的P型衬底 200上没有被所述隔离层250和所述隧穿氧化层210占据的表面区域、所述第一隔离层的 左侧表面和顶部、所述第二隔离层的右侧表面和顶部、位于叠层区顶部的控制栅极层240 的上表面，均会被沉积层间介质层，也就是在半导体衬底的沟槽区中填充了层间介质层。但 是，该第一介质层260仅为层间介质层总厚度的部分厚度，其原因在于，高密度等离子体方 法进行层间介质层填充时，等离子体会造成隧穿氧化层210的充电损伤，并且该充电损伤 随着淀积厚度的增加而增加，从而严重影响快闪存储器的可靠性，因此，第一介质层260的 厚度小于层间介质层厚度。其有益效果在于，与现有技术相比，能够相应减轻高密度等离子 体对隧穿氧化层210的充电损伤，继而提高快闪存储器的可靠性。
[0064] 在此优选的填充第一介质层260的实施方式为：位于所述半导体衬底的P型衬底 200的表面、所述控制栅极层240的上表面、所述第一隔离层的顶部和所述第二隔离层的顶 部的第一介质层260的厚度是所述快闪存储器的层间介质层的填充高度的20% -30%，位 于所述第一隔离层的左侧表面和所述第二隔离层的右侧表面的第一介质层260的厚度是 位于所述半导体衬底的P型衬底200的表面的第一介质层260的厚度的5%，W在填充后， 形成表面平滑、侧面平滑和所述隔离层250上端边角处圆滑的填充后半导体衬底。
[0065] 如上所述，已知叠层区的高度为2200-3050皿，因此采用皿P工艺填充的第一介 质层260,在所述半导体衬底的P型衬底200的表面、所述控制栅极层240的上表面、所述 第一隔离层的顶部和所述第二隔离层的顶部的第一介质层260的厚度是440-915nm，W及 所述第一隔离层的左侧表面和所述第二隔离层的右侧表面的第一介质层260的厚度约为 20-50nm。通过皿P填充第一介质层260,使隔离层250上端的边角处不再是直的，而是变为 圆滑边角，该圆滑边角形貌利于HARP工艺进行填充。
[0066] 该步骤110的优势在于，采用高密度等离子体方法沉积部分厚度层间介质层，使 得等离子体对隧穿氧化层210的充电损伤减轻，相应提高了快闪存储器件的可靠性，同时 等离子体填充后在隔离层250上端边角处形成了圆滑的边角形貌，利于HARP工艺的填充。
[0067] 步骤120、在所述第一