的方式来形成。绝缘膜23具有形成于沟槽84的内表面的第1部分23a、以及形成于沟槽86的内表面的第2部分23b。绝缘膜23例如是氧化硅膜(Si02)。绝缘膜23例如通过热氧化而形成。
[0035]如图3(c)所示，在绝缘膜23之上，形成多晶硅膜90。多晶硅膜90具有第1部分94与第2部分96。第1部分94在半导体层10之中，向-Z方向延伸。第1部分94隔着绝缘膜23的第1部分23a，被埋入到沟槽84之中。第2部分96在半导体层10之中，向-Z方向延伸。第2部分96隔着绝缘膜23的第2部分23b，被埋入到沟槽86之中。第1部分94成为栅极电极20。第2部分96成为栅极布线30的第2部分33。多晶硅膜90例如采用CVD(Chemical Vapor Deposit1n，化学气相沉积)来形成。
[0036]如图4 (a)所示，在多晶硅膜90之上，形成抗蚀剂膜73。抗蚀剂膜73通过光刻法，以覆盖成为栅极布线30的部分的方式来形成。
[0037]如图4(b)所示，形成栅极电极20与栅极布线30。栅极电极20以及栅极布线30通过以抗蚀剂膜73作为掩模，选择性地蚀刻多晶硅膜90而形成。栅极电极20通过在多晶硅膜90的蚀刻中保留第1部分94而形成。此后，抗蚀剂膜73被去除。
[0038]通过该蚀刻，能够同时形成栅极电极20以及栅极布线30。多晶硅膜90例如采用Q)E(Chemical Dry Etching，化学干式蚀刻)而被蚀刻。
[0039]如图4(c)所示，形成ρ型基极层15、n型源极层17以及层间绝缘膜29。ρ型基极层15例如通过将硼(Β)离子注入到半导体层10中而形成。硼(Β)被注入到半导体层10的第2面10b —侧。ρ型基极层15通过对被注入了的硼(B)进行热处理而形成。
[0040]ρ型基极层15被形成为在-Ζ方向上比栅极电极20的下端20a浅。ρ型基极层15被形成为在-Ζ方向上比栅极布线30的第2部分33的下端33a深。由此，能够使得在第2部分33与漏极电极40之间不产生寄生电容。即，能够防止栅极与漏极之间的电容增加。
[0041]η型源极层17形成于ρ型基极层15中。η型源极层17例如通过将砷(As)离子选择性地注入到半导体层10中而形成。砷(As)离子被注入到半导体层10的第2面10b一侧。η型源极层17在X方向上，被设置于相邻的栅极电极20之间。
[0042]层间绝缘膜29以覆盖栅极电极20的方式来形成。另外，层间绝缘膜29以覆盖栅极布线30的端部的方式来形成。层间绝缘膜29例如是氧化硅膜(Si02)。层间绝缘膜29例如采用CVD而形成。
[0043]源极电极50以覆盖层间绝缘膜29以及η型源极层17的方式来形成。源极电极50与η型源极层17电连接。漏极电极40形成于半导体层10的第1面10a —侧。漏极电极40与半导体层10电连接。通过以上的制造过程，能够完成半导体装置1。
[0044]接下来，说明栅极布线30的第2部分33的形状。栅极布线30的第2部分33隔着绝缘膜23的第2部分23b，被埋入到沟槽86中。S卩，通过改变沟槽86的形状，能够改变被埋入到沟槽86中的栅极布线30的第2部分33的形状。
[0045]图5(a)?(c)是例示了用于形成沟槽84以及沟槽86的掩模图案100、110、120的俯视图。
[0046]图5 (a)所示的掩模图案100具有在Y方向上延伸的条状图案102、以及在Y方向上延伸的条状图案104。条状图案102用于形成沟槽86。条状图案104用于形成沟槽84。条状图案102和条状图案104分别在X方向上并列设置。条状图案102的X方向上的宽度(WTi)比条状图案104的X方向上的宽度(WT2)窄。
[0047]图5(b)所示的掩模图案110具有条状图案104、以及格子状的网格图案112。网格图案112用于形成沟槽86。网格图案112具有条状图案102、以及在X方向上延伸的条状图案114。条状图案102和条状图案114以交叉的方式设置。条状图案114的Y方向上的宽度(WT3)比条状图案104的X方向上的宽度(WT2)窄。
[0048]图5 (c)所示的掩模图案120具有条状图案104、以及偏置网格图案122。偏置网格图案122用于形成沟槽86。偏置网格图案122具有条状图案102、以及在X方向上延伸的条状图案124。条状图案124设置于中央的条状图案102的两侧。相对于设置在条状图案102的一侧的条状图案124，设置在另一侧的条状图案124在Y方向上偏移。条状图案124的Y方向上的宽度(WT4)比条状图案104的X方向上的宽度(WT2)窄。
[0049]在实施方式的半导体装置1中，栅极布线30的一部分形成于半导体层10之中。由此，能够无需增加布线的电阻而使栅极布线30的宽度(We)变窄。其结果，能够减少布线区域，并且能够拓宽元件区域。于是，能够谋求半导体装置1的导通电阻的降低。
[0050]另外，通过利用微负载效应，能够以比栅极电极20的-Z方向上的深度浅的方式，形成栅极布线30的第2部分33的-Z方向上的深度。由此，能够同时形成栅极电极20与栅极布线30。因此，能够无需增加制造工序而形成栅极布线30的第2部分33。进而，能够通过以比栅极布线30的第2部分33的下端33a深的方式形成ρ型基极层15，防止栅极与漏极之间的电容的增加。
[0051]说明了本发明的几个实施方式，但这些实施方式是作为例子来提出的，并非旨在限定发明的范围。这些新的实施方式能够以其他的各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形被包含在发明的范围、主旨中，并且被包含在权利要求书所记载的发明及其均等的范围内。
【主权项】
1.一种半导体装置，包括: 半导体层，具有第1面、以及与所述第1面相反一侧的第2面； 控制电极，设置于所述半导体层的所述第2面一侧；以及 布线，设置于所述第2面上，具有设置于所述第2面上的第1部分、以及从所述第1部分到达所述半导体层中的至少一个第2部分，并且，所述布线与所述控制电极电连接。2.根据权利要求1所述的半导体装置，其特征在于， 所述半导体层具有: 第1导电类型的第1层；以及 设置于所述第1层上的、与所述第1导电类型相反的第2导电类型的第2层， 所述控制电极从所述第2层延伸到所述第1层。3.根据权利要求2所述的半导体装置，其特征在于， 所述第2部分位于所述第2层中， 所述第2部分的与所述第2面平行的方向上的宽度比所述控制电极的与所述第2面平行的方向上的宽度窄。4.根据权利要求1至3中任一项所述的半导体装置，其特征在于， 所述第2部分沿着在所述第2面上所述第1部分延伸的方向被设置。5.根据权利要求4所述的半导体装置，其特征在于， 所述布线具有多个第2部分， 所述第2部分在与在所述第2面上所述第1部分的延伸方向垂直的方向上被并列设置。6.根据权利要求1至3中任一项所述的半导体装置，其特征在于， 所述第2部分在所述半导体层的顶视图中被设置成格子状。
【专利摘要】本实施方式涉及半导体装置。根据一个实施方式，半导体装置包括：半导体层，具有第1面、以及与所述第1面相反一侧的第2面；控制电极，设置于所述半导体层的第2面一侧；布线，设置于所述第2面上，与所述控制电极电连接。所述布线具有设置于所述第2面上的第1部分、以及从所述第1部分到达所述半导体层中的至少一个第2部分。
【IPC分类】H01L23/522
【公开号】CN105336726
【申请号】CN201410851408
【发明人】富田茂树
【申请人】株式会社东芝
【公开日】2016年2月17日
【申请日】2014年12月31日
【公告号】US20160049509