场板沟槽fet以及半导体构件的制作方法
【技术领域】
[0001]本发明涉及一种场板沟槽FET，其包括衬底、至少部分掩埋在所述衬底内的栅极和布置在所述栅极下方的场板，其中不仅栅极而且场板布置在衬底中的沟道内并且由绝缘体包围，以及本发明涉及一种具有多个场板沟槽FET的半导体构件。
【背景技术】
[0002]功率晶体管当今用于多种应用中。尤其所谓的沟槽FET、即场效应晶体管获得越来越喜爱，所述场效应晶体管的构造或者其所谓的沟槽栅极基本上在沟道下方实现并且其通道以垂直方向沿着所述沟槽栅极延伸。最近，在此越来越多地应用所谓的场板沟槽FET，其在沟道内并且在栅极下方具有垂直的、即平行于沟道的深度布置的场板。
[0003]在关断所述场板沟槽FET时，场板沟槽FET在存在确定的条件时过渡到雪崩击穿的状态，也就是说，在晶体管中发生所谓的雪崩击穿的现象。这通常通过在相应的场板沟槽FET的所谓的整流回路(Kommutierkreis)中的高电感迫使。在所述雪崩击穿的情形中，半导体中的占优势的电场的最大值以及击穿的一个或多个位置分别在场板沟槽FET的沟道的下方端部处在位于场板沟槽FET的沟道侧面的区域中。
[0004]在所述晶体管内的雪崩击穿的情形中，碰撞电离的最大值的空间靠近或者在所述碰撞电离时生成的空穴相对于栅极氧化物或者场氧化物的空间靠近可能导致所谓的载流子嵌入到氧化物中或者导致氧化物和其表面通过在场中加速的载流子的损坏。载流子嵌入到氧化物中也称作“电荷俘获”。在经常复现的击穿事件中，所述击穿事件可能引起晶体管的截止电压的下降并且最终导致构件的失效。对于出现在重复的击穿事件中的应用而言，因此以下构件是有利的:在所述构件中没有在氧化物的直接附近处生成相应的载流子。
[0005]在现有技术中，所谓的电荷俘获通过平面构件的应用来避免，其中在硅中在PN结、即所谓的晶体管体或者晶体管的主体上的击穿导致低掺杂的漂移区域，从而相关的载流子没有到达位于表面上的氧化物。然而，所述平面构件相对于沟槽FET在相同的激活的芯片面积A时具有漏极-源极路段的更大的电阻，所述电阻也称作Ron。所述平面晶体管的Ron和A的乘积则大于在沟槽FET的情况下。
[0006]Ron和A的特别小的乘积通过具有补偿电极的上述沟槽M0SFET实现。
【发明内容】
[0007]根据本发明，提供一种场板沟槽FET，其包括衬底、至少部分掩埋在所述衬底内的栅极和布置在所述栅极下方的场板，其中不仅栅极而且场板布置在衬底中的沟道内并且由绝缘体包围。
[0008]根据本发明，在沟道下方，ρ掺杂区域布置在衬底内。
[0009]所述场板沟槽FET的优点在于，在所述场板沟槽FET的击穿情形中碰撞电离的最大值远离沟槽底部、即远离沟道的底部。替代地，所述最大值或者击穿的位置位于P掺杂区域的pn结的下方区域中。由此，阻止或者减小载流子的嵌入和构件的漂移，即重要参数、例如构件的击穿电压和应用电压相对于其相应的额定值的连续变化。
[0010]在一种优选实施方式中，ρ掺杂区域涉及在衬底内浮动的区域。换言之，ρ掺杂区域优选没有与恒定的或者固定的电势连接。在所述实施方式中，P掺杂区域与场板沟槽FET的外电极脱耦合并且因此独立于外部的、施加在所述电极上的电势。
[0011]优选地，ρ掺杂区域与场板导电连接。换言之，ρ掺杂区域优选位于场板沟槽FET的场板的电势上。在所述实施例中，雪崩击穿的区域更可靠地远离沟槽底部地转移到衬底和P区域之间的pn结上。
[0012]此外优选地，ρ掺杂区域通过导电路径通过位于沟道内的绝缘体与场板导电连接。P区域和场板之间的所述导电连接可以特别简单地通过不同的蚀刻方法实现。
[0013]在一种优选实施方式中，场板沟槽FET实施为场板沟槽M0SFET。场板沟槽M0SFET是成本有利且非常紧凑的，也就是说能够以高的集成密度实现。此外，场板沟槽M0SFET具有快速的开关时间以及稳定的放大时间和响应时间。
[0014]此外，提供一种半导体构件，所述半导体构件包括:衬底以及多个布置在衬底内的根据本发明的场板沟槽FET。借助所述半导体构件，随着根据本发明的场板沟槽FET的应用的有利性可以扩展到整个半导体构件上或者甚至进一步扩展到整个芯片上。
[0015]在半导体构件的一种优选扩展方案中，所述半导体构件还包括至少一个沟槽FET，所述沟槽FET包括衬底以及至少一个部分掩埋在衬底内的栅极，其中栅极布置在沟道内并且由绝缘体包围。换言之，半导体构件还优选具有没有P掺杂区域的现有技术的至少一个沟槽FET。
[0016]优选地，半导体构件具有多个沟槽FET，其中各一个沟槽FET直接布置在根据本发明的场板沟槽FET旁。在如此实施的半导体构件中，击穿位置在场板沟槽FET的大部分中与根据本发明实施的场板沟槽FET的ρ区域连接。此外，与在每一个场板沟槽FET下方具有各一个P区域的实施方式相比，Ron和A的乘积、由场板沟槽FET的漏极-源极路段的电阻和在整个半导体构件上观察的半导体构件的激活面积A的乘积减小。
[0017]优选地，半导体构件具有多个沿着至少一列布置的沟槽FET和根据本发明的场板沟槽FET，其中在至少一列内在各两个沟槽FET之后是一个根据本发明的场板沟槽FET。换言之，半导体构件优选具有多个现有技术的沟槽FET和根据本发明的场板沟槽FET，它们以垂直于根据本发明的场板沟槽FET和现有技术的沟槽FET的朝半导体构件的深度方向延伸的沟道的展开方向(Ausbreitungsrichtung)的方向并排地布置。优选地，现有技术的沟槽FET和根据本发明的场板沟槽FET因此在半导体构件的衬底内并排地布置在一列中并且布置在一平行于半导体构件的表面的平面中。因此换言之，并排地以一列布置的根据本发明的场板沟槽FET和现有技术的沟槽FET的沟道优选分别构成由所述沟道组成的连续的沟道区域。所述沟道区域垂直于场板沟槽FET的朝半导体构件的深度方向延伸的沟道的展开方向地延伸。换言之，沟道区域因此平行于半导体构件的表面延伸。在所述实施方式中，漏极-源极电阻Ron和半导体构件的激活面积A的乘积相对于根据本发明的实施再次减小，在所述实施中在相同的晶体管数量的情况下设置有更多的P掺杂区域。然而，在雪崩击穿的情形中，场板沟槽FET的三分之一处的击穿位置转移到相应的ρ掺杂区域上。此外优选地，半导体构件具有多个沿着至少一列布置的沟槽FET和根据本发明的场板沟槽FET，其中在至少一列内在各η个沟槽FET之后是一个根据本发明的场板沟槽FET，其中适用n e Ν+并且n>2。
[0018]优选地，由并排布置的沟槽FET组成的列与由并排布置的根据本发明的场板沟槽FET组成的列分别交替，其中布置在各一列内的根据本发明的场板沟槽FET的ρ掺杂区域中的至少一些相互连接成一个在半导体构件的衬底内延伸的带。换言之，在由并排布置的根据本发明的场板沟槽FET组成的列内，所述所属的ρ掺杂区域中的分别至少一些优选相互连接成由连续的P掺杂区域组成的带。所述带分别优选垂直于场板沟槽FET的朝半导体构件的深度方向