的未掺杂层(ΕΡΙ) 303。在该实施例中，衬底301是ρ型硅晶圆。頂ΡΑΤΤ 二极管可以构建在其它IV族元素或化合物半导体材料的衬底上，诸如砷化镓和碲化汞。该衬底可以是单晶或多晶的。它可以是键合晶圆，其中绝缘体层被键合至半导体材料层。
[0024]而且，图3Α示出NBL层302。NBL层通常为重掺杂单晶硅层，其用作在漂移层307和下沉层(sinker layer) 306之间的低电阻电流路径。在高性能双极或B1-CMOS集成电路芯片中，NBL层通常出于其它电路考虑而存在。第二(ρ型)掩埋层可以被并入在NBL层的顶部上，以便构建P型衬底中的P型頂PATT 二极管。在许多电路应用中，第二掩埋层是有利的，因为在ΙΜΡΑΤΤ 二极管内的雪崩噪声将不干扰周围环境中的部件。
[0025]而且，图3Α示出外延层303，其是具有高电阻率的未掺杂单晶硅层。在该实施例中，整个器件300为单晶的。頂ΡΑΤΤ 二极管也可用在击穿层308、漂移层307和下沉层306中的多晶材料构建，尽管单晶材料往往具有优于与多晶材料相关联的物理性质的一些物理性质(诸如电荷载流子迀移率)。
[0026]参考图3Β，该工艺随后是形成覆盖晶圆的顶部表面的场氧化物层304，其中开口被包括以提供在击穿层308下面的漂移层307和頂ΡΑΤΤ 二极管的Ν++下沉开口 306。在一个实施例中，场氧化物层304是二氧化硅，其厚度在250纳米和600纳米之间，场氧化物层304优选地通过浅沟槽隔离(STI)工艺或可能通过硅的局部氧化(L0C0S)工艺来形成。STI层304使下沉层306与击穿层308电隔离。
[0027]如图3Β所示，该工艺随后是形成另一个场氧化物层305，其从未掺杂ΕΡΙ层303的顶部表面向下延伸至衬底并且完全围绕ΙΜΡΑΤΤ 二极管，该场氧化物层305使该二极管与模拟电路中的其余元件分开。在一个示例中，场氧化物层305为二氧化娃，其厚度在1微米和10微米之间，场氧化物层305优选地通过深沟槽隔离(DT)工艺形成。通过DT层305，ΙΜΡΑΤΤ 二极管300电隔离于其它电气组件，并且通过金属引线401连通至集成电路的其它电路元件。
[0028]参考图3C，该工艺随后是通过由STI层304围绕的Ν++开口形成深Ν++下沉层306，该Ν++下沉层306通过STI层304和未掺杂ΕΡΙ层303的一部分部分地与击穿层308分离，其中深Ν++下沉层306延伸穿过未掺杂ΕΡΙ层303并接触NBL层302的顶部表面。下沉层306是重掺杂的单晶娃层的η型层。该下沉层306在下面的NBL层302和顶部金属引线401之间产生低电阻路径。
[0029]参考图3D，该工艺随后是通过STI层304中的开口形成漂移层307，其中该漂移层307延伸穿过未掺杂EIP层303并且接触NBL层302的顶部表面。该漂移层307是轻掺杂的单晶硅层的η型层。当頂ΡΑΤΤ 二极管反向偏置时，自由电荷从漂移层307被耗尽，并且高电场在该漂移层中被构建。一方面，在漂移层307中的电场足够高使电荷将以其饱和速度从击穿层308移动至NBL层302。另一方面，在漂移区307中的电场足够低以至于没有额外的雪崩击穿发生在该漂移层中。
[0030]如图3D所示，该工艺随后是形成接触漂移层307的顶部表面的击穿层308。该击穿层308是重掺杂的单晶硅层的ρ型层。由于漂移层307和下沉层306用η型掺杂剂掺杂，具有与NBL层中的掺杂极性相同的掺杂极性，因此ρ-η结存在于击穿层308和漂移层307之间的相交处，而NBL层302与漂移层307和下沉层306之间的相交处将是电阻性的(ohmic)。当二极管被反向偏置时，在上述Ρ-η结处的电场足够高以至于击穿将发生。在该击穿层308中通过雪崩击穿或隧道击穿或混合的雪崩-隧道击穿将生成电荷。由于漂移层307中的电场足够高，因此通过雪崩过程产生的电子将以其饱和速度漂移穿过该漂移层307。由于外延层303是未掺杂的，因此存在势皇以防止电流从漂移层307直接流向下沉层306。而且，下沉层306通过STI层304与击穿层308电隔离。因此，由击穿过程产生的电子将漂移穿过整个漂移层307，提供必要的渡越时间并且在AC电流和AC电压之间产生相位延迟。漂移穿过漂移层307后，电子将从NBL层302和下沉层306流过低电阻路径并且到达顶部金属引线 401。
[0031]上述工艺步骤仅仅是制造示例性实施例的η型頂ΡΑΤΤ 二极管的全部制造工艺的一部分。而且，图3示出与頂ΡΑΤΤ 二极管相关联的金属引线结构的一部分，其中元件401是第一金属级，并且其中元件402是第一中间级介电材料。图3没有示出硅化区域，其在本领域中通常被利用，用于减小在半导体材料和金属引线401之间的接触电阻。难熔金属(诸如镍、钛和钴)通常在硅化过程中被使用。
[0032]以上列出的各层的掺杂可以通过离子注入技术、扩散技术或在半导体加工领域中已知的其它技术来实施。在图3的实施例中，NBL层302、下沉层306和击穿层308是重掺杂的。漂流层307通常比击穿层308和NBL层302更轻地被掺杂，以便耗尽漂移层中的自由电荷并且为电荷产生需要的高电场以使其以饱和速度传输。
[0033]图4示出替换的方法以实施頂ΡΑΤΤ 二极管，其中重掺杂Ν++单晶硅层309在击穿层308和漂移层307之间被形成。通过该额外的Ν++层309，在层308和层309之间的ρ_η结处的电场可以独立地被调节以在雪崩和隧道击穿(tunneling)之间产生期望的击穿组成(breakdown composit1n)，并且因此产生优选的器件噪声性能。而且，在漂移层307中的电场可以被减小以最小化在漂移层307中的额外击穿的机会。
[0034]图5示出另一种方法以实施頂PATT 二极管，其中N型和P型SiGe异质结构均是可用的。图4中的重掺杂击穿层308和309可以分别用重掺杂P++SiGe层310和N++SiGe层311代替。由于SiGe材料具有更小的带隙，因此其电气性质(尤其是雪崩击穿和隧道击穿)不同于块状单晶硅的电气性质。该SiGe需要更小的电场以在SiGe层310和311内产生雪崩击穿或是隧道击穿。此特征是有利的，因为击穿被限制在窄带隙SiGe层内，并且漂移层307的掺杂要求被放宽(relaxed)。
[0035]图6示出实施頂PATT 二极管的另一种方法，其中仅ρ型SiGe材料是可用的。图3中的P++击穿层308用P ++SiGe击穿层310代替。通过适当的设计，击穿被限制在P++SiGe击穿层310内，并且漂移层307的掺杂要求被放宽。
[0036]图7示出实施頂PATT 二极管的另一种方法，其中仅N型SiGe材料是可用的。图4中的N++击穿层309用N++SiGe击穿层311代替。在该示例中，击穿将被限制在P++击穿层308和N++SiGe击穿层311两者内。相比于图4中的示例，漂移层307的掺杂要求被放宽。
[0037]如在图8中，修改的工艺可用于设计横向頂PATT 二极管。在此示例中，外延层312掺杂η型，并且电流将在STI层304的下面流动并且流过η型ΕΡΙ层312，而不是如图3中的流过NBL层302。这种结构的优点在于如由图3中的漂移层307的厚度限定的二极管操作频率现在由通过光刻由STI层304的宽度来控制。由于漂移层307的厚度通常是固定的，因此图8中的横向示例是更灵活的以通过光刻设计STI层304的宽度来设计二极管震荡频率。以不同频率的多个振荡器可以在相同的技术上实施。而且，在击穿层308和漂移层3