12之间的Ρ-η结场是一致的，这有助于控制雪崩击穿。
[0038]图9示出实施横向頂ΡΑΤΤ 二极管的另一种方法，其中掩埋NBL层302用掩埋氧化物层313替代。由于电流在STI层304下面流动并流过η型ΕΡΙ层312，而不是如图3中的流过NBL层302，所以NBL层302没有电效益。这种结构的优点在于二极管通过掩埋氧化物层313和DT层305隔离于其余组件，并且在頂ΡΑΤΤ 二极管内的雪崩噪声将不干扰周围环境中的组件。而且，在击穿层308和漂移层312之间的ρ-η结场是一致的，这有助于控制雪崩击穿。
[0039]示例性实施例的器件架构允许硅頂ΡΑΤΤ 二极管被集成到模拟工艺中。
[0040]因此，在所述示例中，在标准平面模拟工艺流程中制造的垂直頂ΡΑΤΤ 二极管包括:由Ρ型单晶硅组成的衬底；接触衬底的顶部表面的η型掩埋层；接触η型掩埋层的顶部表面的未掺杂层；深沟槽，其向下延伸至衬底并且完全围绕该頂ΡΑΤΤ 二极管且将该二极管与模拟电路中的其余元件分开；覆盖晶圆的顶部表面的浅沟槽层，其中开口被包括以提供ΙΜΡΑΤΤ 二极管的Ρ++和Ν++区域；η阱，其延伸通过浅沟槽层中的Ρ ++开口至未掺杂层并且接触η型掩埋层的顶部表面；通过浅沟槽结构与η阱部分地分开的深η+区域，其中深η+区域延伸通过浅沟槽层中的Ν++开口至未掺杂层，接触η型掩埋层的顶部表面；接触η阱的顶部的材料层，其选自高掺杂Ρ+娃、Ρ+型SiGe、n+娃上高掺杂p+娃的复合层、η型SiGe上高掺杂P+硅的复合层或η型SiGe上ρ型SiGe的复合层的群组；以及欧姆接触，其通过第一中间级介电材料彼此分离，并且分别接触高掺杂n+层和与η阱的顶部接触的材料层。
[0041]在一个实施例中，在标准平面模拟工艺流程中形成垂直頂ΡΑΤΤ 二极管的方法包括:提供由Ρ型单晶硅组成的衬底；外延沉积η型掩埋层，其覆盖并接触衬底的顶部表面；外延沉积未掺杂层，其覆盖并接触η型掩埋层的顶部表面；形成深沟槽，其向下延伸至衬底并且完全围绕该ΜΡΑΤΤ 二极管且将该二极管与模拟电路中的其余元件分开；形成覆盖晶圆的顶部表面的浅沟槽层，其中开口被包括以提供ΙΜΡΑΤΤ 二极管的Ρ++和Ν++区域；形成η阱，其延伸通过浅沟槽层中的Ρ++开口至未掺杂层并且接触η型掩埋层的顶部表面；形成通过浅沟槽结构与该η阱部分地分开的深η+区域，其中深η+区域延伸通过未掺杂层并且接触η型掩埋层的顶部表面；形成接触η阱的顶部的材料层，该材料层选自高掺杂Ρ+硅、ρ型SiGe、n+娃上高掺杂p+娃的复合层、η型SiGe上高掺杂p+娃的复合层或η型SiGe上ρ型SiGe的复合层的群组；以及形成欧姆接触，其通过第一中间级介电材料彼此分离，并且分别接触高掺杂n+层和与η阱的顶部接触的材料层。
[0042]在权利要求的保护范围内，在描述的实施例中的修改是可能的，并且其他实施例也是可能的。
【主权项】
1.一种在标准平面模拟工艺流程中制造的垂直MPATT 二极管，其包括: 衬底，所述衬底包括P型单晶娃； 接触所述衬底的顶部表面的η型掩埋层； 接触所述η型掩埋层的顶部表面的未掺杂层； 深沟槽，其向下延伸至所述衬底并完全围绕所述頂ΡΑΤΤ 二极管且使所述二极管与模拟电路中的其余元件分开； 覆盖晶圆的顶部表面的浅沟槽层，其中开口被包括以提供所述ΙΜΡΑΤΤ 二极管的Ρ++和Ν++区域; η阱，其延伸通过所述浅沟槽层中的所述Ρ++开口至所述未掺杂层并接触所述η型掩埋层的所述顶部表面； 深η+区域，其通过浅沟槽结构与所述η阱部分地分开，其中所述深η+区域延伸通过所述浅沟槽层中的所述Ν++开口至所述未掺杂层接触所述η型掩埋层的所述顶部表面； 接触所述η讲的顶部的材料层，其选自高掺杂ρ+娃、ρ+型SiGe、n+娃上高掺杂p+娃的复合层、η型SiGe上高掺杂p+娃的复合层或η型SiGe上p型SiGe的复合层的群组；以及 欧姆接触，其通过第一中间级介电材料彼此分开，并且分别接触所述高掺杂n+层和接触所述η阱的所述顶部的所述材料层。2.根据权利要求1所述的垂直ΙΜΡΑΤΤ二极管，其中接触所述η阱的所述顶部的所述材料层是高掺杂Ρ+硅。3.根据权利要求1所述的垂直ΙΜΡΑΤΤ二极管，其中接触所述η阱的所述顶部的所述材料层是Ρ型SiGe。4.根据权利要求1所述的垂直ΙΜΡΑΤΤ二极管，其中接触所述η阱的所述顶部的所述材料层是η+娃上高掺杂ρ+娃的复合层。5.根据权利要求1所述的垂直ΙΜΡΑΤΤ二极管，其中接触所述η阱的所述顶部的所述材料层是η型SiGe上p+娃的复合层。6.根据权利要求1所述的垂直ΙΜΡΑΤΤ二极管，其中接触所述η阱的所述顶部的所述材料层是η型SiGe上ρ型SiGe的复合层。7.根据权利要求1所述的垂直ΙΜΡΑΤΤ二极管，其中接触所述η型掩埋层的所述顶部表面的所述未掺杂层是掺杂η型。8.根据权利要求7所述的垂直頂ΡΑΤΤ二极管，其中所述η型掩埋层包括掩埋氧化物。9.一种在标准模拟工艺流程中形成垂直頂ΡΑΤΤ 二极管的方法，所述方法包括: 提供衬底，所述衬底包括Ρ型单晶娃； 外延沉积覆盖并接触所述衬底的顶部表面的η型掩埋层； 外延沉积覆盖并接触所述η型掩埋层的顶部表面的未掺杂层； 形成深沟槽，所述深沟槽向下延伸至所述衬底并完全围绕所述頂ΡΑΤΤ 二极管且使所述二极管与模拟电路中的其余元件分开； 形成覆盖晶圆的顶部表面的浅沟槽层，其中开口被包括以提供所述ΙΜΡΑΤΤ 二极管的Ρ++和Ν++区域； 形成η阱，所述η阱延伸通过所述浅沟槽层中的所述Ρ++开口至所述未掺杂层并接触所述η型掩埋层的所述顶部表面； 形成深Π+区域，所述深Π+区域通过浅沟槽结构与所述η阱部分地分开，其中所述深η+区域延伸通过所述未掺杂层并接触所述η型掩埋层的所述顶部表面； 形成接触所述η阱的顶部的材料层，所述材料层选自下列群组:高掺杂ρ+硅、ρ型SiGe、n+娃上高掺杂p+娃的复合层、η型SiGe上高掺杂p+娃的复合层或η型SiGe上ρ型SiGe的复合层；以及 形成欧姆接触，所述欧姆接触通过第一中间级介电材料彼此分开，并且分别接触所述高掺杂n+层和接触所述η阱的所述顶部的所述材料层。10.根据权利要求9所述的方法，其中接触所述η阱的所述顶部的所述材料层是高掺杂Ρ+娃。11.根据权利要求9所述的方法，其中接触所述η阱的所述顶部的所述材料层是ρ型SiGe012.根据权利要求9所述的方法，其中接触所述η阱的所述顶部的所述材料层是η+硅上高掺杂Ρ+娃的复合层。13.根据权利要求9所述的方法，其中接触所述η阱的所述顶部的所述材料层是η型SiGe上p+娃的复合层。14.根据权利要求9所述的方法，其中接触所述η阱的所述顶部的所述材料层是η型SiGe上ρ型SiGe的复合层。15.根据权利要求9所述的方法，其中接触所述η型掩埋层的所述顶部表面的所述未掺杂层是掺杂η型。16.根据权利要求15所述的方法，其中所述η型掩埋层包括掩埋氧化物。
【专利摘要】在所描述的示例中，垂直IMPATT二极管(300)在标准平面模拟工艺流程中被制造。
【IPC分类】H01L29/864, H01L21/329
【公开号】CN105393340
【申请号】CN201480040871
【发明人】X·毕, T·L·克拉科夫斯基, D·韦泽
【申请人】德克萨斯仪器股份有限公司
【公开日】2016年3月9日
【申请日】2014年7月18日
【公告号】US20150021740, WO2015010089A1