/化/Fe化NbSiB/化/化膜作为磁性层；
[00川（9)通过去胶工艺，得到导线底层+绝缘层底层（未腐蚀）+磁性层；
[0052] (10)将基片用阳CVD的方法生长绝缘顶层；
[0053] (11)采用正胶光刻，在衬底上覆盖着如图6的绝缘层图案；
[0054] (。）采用HF:饥巧化0(质量比为1 :2 :3.扣溶液腐蚀暴露的Si〇2,在衬底上得到 导线底层+绝缘层底层（已腐蚀）+磁性层+绝缘层顶层（已腐蚀）。 阳化5] (13)采用负胶光刻，在衬底上暴露出如图7的导线顶层；
[0056] (14)然后生长化/化/化膜作为导线顶层。
[0057] (15)通过去胶工艺，得到如图8的导线底层+绝缘层底层（已腐蚀）+磁性层+绝 缘层顶层（已腐蚀）+导线顶层的效果；
[0058] 本发明还设及一种底层埋入式微米级=维薄膜电感器，包括衬底、导线底层、导 线顶层和包裹有绝缘层的磁性层，所述导线顶层位于所述导线底层上，所述磁性层位于所 述导线顶层和所述所述导线底层之间，所述导线底层埋入衬底内，所述导线底层的上表面 与衬底平面持平。
[0059] 所述导线底层和导线顶层均为化膜、化膜和化膜叠加组成的，
[0060] 所述磁性层为化膜、化膜、Fe化NbSiB膜、化膜和化膜叠加组成的。
[0061] 所述磁性层由绝缘底层和绝缘顶层包裹，所述绝缘底层和绝缘顶层被导线底层和 导线顶层通过触点对接缠绕包裹。
[0062] 如图1、图2所示为现有技术的两种制备方法制备的薄膜电感器截面图，图3为本 发明的薄膜电感器沿薄膜螺线管轴向且垂直膜面的截面示意图，由图可知，本发明实现了 结构优良的=维薄膜电感器。并将尺寸减小到微米级。同时又保证生长的底导线层上平面 与衬底面持平，使得其后的膜层生长在水平面上。成功的避免了磁性层的弯曲及各层在垂 直平面方向部分交叠的情况，结构上达到了膜层在垂直方向上是完全分离且均是平整的效 果；
[0063] 如图4为导线底层图案，导线底层为逆时针方向的薄膜斜纹底层，导线线宽 24ym，单条导线长度为228ym，每条导线之间的间距为24ym; W64] 如图5为磁性层图案，磁性层是环型跑道形状，磁性层内圆弧半径Rl为146ym， 外圆弧半径R2为310ym，中间直线部分长度LI为975. 42ym，所述磁性层的厚度为2到 10ym，其中化膜厚度为50皿，化膜厚度为100皿。 阳0化]如图6为绝缘层图案，绝缘层内圆弧半径R3为178ym，外圆弧半径R4为278ym， 中间直线部分长度L2为975. 42ym。
[0066] 如图7为导线顶层，导线底层为顺时针方向的薄膜斜纹底层，导线线宽24ym，单 条导线长度为228ym，每条导线之间的间距为24ym。
[0067] 如图8为导线底层+绝缘层底层（已腐蚀）+磁性层+绝缘层顶层（已腐蚀）+导 线顶层的效果。
[0068] 实验过程中，将不采用本发明的方法制造的薄膜电感器对照例，和分别改变Si化 厚度、导线底/顶层厚度、磁性层中的FeCuNbSiB膜厚度和绝缘底/顶层厚度的实施例进行 对比，并分别测量直流电阻和在高频（IMHz-lOMHz)下测得的电感量值进行对比，对比结果 见下表所示：
[0069]
[0070] 各实施例中S维薄膜电感器的尺寸均为1580ymX684ymX7ym，绝缘层材料使 用Si〇2,各实施例的占空比均约为64. 7%，而不使用本发明的方法制造的薄膜电感器占空 比只有20%。
[0071]由实验可知，本发明与现有技术相比，具有W下优势：本发明的方法制造的薄膜电 感器占空比明显增大，获得的电感值是同等参数但斜纹底层不埋入对照例的两倍；工艺上 进行了简化，并实现了和光刻锻膜结合微加工的方法制造的薄膜电感器相同的结构特征。
[0072]W上所述仅为本发明的较佳实施例，并不用W限制本发明，凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1. 一种底层埋入式微米级三维薄膜电感器，包括衬底、导线底层、导线顶层和包裹有绝 缘层的磁性层，所述导线顶层位于所述导线底层上，所述磁性层位于所述导线顶层和所述 所述导线底层之间，其特征在于：所述导线底层埋入衬底内，所述导线底层的上表面与衬底 平面持平。2. 根据权利要求1所述的底层埋入式微米级三维薄膜电感器，其特征在于，所述导线 底层和导线顶层均为Cr膜、Cu膜和Cr膜叠加组成的，所述磁性层为Cr膜、Cu膜、FeCuNbSiB 膜、Cu膜和Cr膜叠加组成的。3. 根据权利要求1所述的底层埋入式微米级三维薄膜电感器，其特征在于，所述磁性 层由绝缘底层和绝缘顶层包裹，所述绝缘底层和绝缘顶层被导线底层和导线顶层通过触点 对接缠绕包裹。4. 根据权利要求1所述的底层埋入式微米级三维薄膜电感器，其特征在于，所述导线 底层和导线顶层为薄膜斜纹层。5. 根据权利要求1至4任一项所述的底层埋入式微米级三维薄膜电感器，其特征在于： 所述磁性层是环型跑道形状。6. 根据权利要求1至4任一项所述的底层埋入式微米级三维薄膜电感器，其特征在于： 所述磁性层的厚度为2到10μm。7. -种底层埋入式微米级三维薄膜电感器制造方法，其特征在于，包括以下步骤： (1) 在衬底上采用PECVD的方法镀上SiOjl; (2) 采用负胶光刻，在衬底上暴露出导线底层图案； (3) 采用HF水溶液腐蚀掉暴露的Si02，正好露出衬底； (4) 利用磁控溅射生长导线底层，导线底层厚度为步骤（1)中SiOjl的厚度； (5) 通过去胶工艺，在衬底上得到导线底层； (6) 在导线底层上用PECVD的方法生长绝缘底层； (7) 采用负胶光刻，在绝缘底层上暴露出磁性层图案； (8) 利用磁控溅射生长磁性层； (9) 通过去胶工艺，在衬底上得到导线底层、未腐蚀的绝缘层底层和磁性层； (10) 用PECVD的方法生长绝缘顶层； (11) 采用正胶光刻，在衬底上覆盖绝缘层图案； (12) 采用HF水溶液腐蚀暴露的绝缘顶层，在衬底上得到导线底层、已腐蚀的绝缘层底 层、磁性层和已腐蚀绝缘层顶层； (13) 采用负胶光刻，在衬底上暴露出导线顶层图案； (14) 通过去胶工艺，在衬底上得到导线底层、已腐蚀的绝缘层底层、磁性层、已腐蚀的 绝缘层顶层和导线顶层，即得到所述底层埋入式微米级三维薄膜电感。8. 根据权利要求7所述的底层埋入式微米级三维薄膜电感器制造方法，其特征在于， 所述步骤（4)和步骤（14)生长导线底层和导线顶层的过程为依次生长Cr膜、Cu膜和Cr 膜；所述步骤（8)生长磁性层的过程为依次生长Cr膜、Cu膜、FeCuNbSiB膜、Cu膜和Cr膜。9. 根据权利要求7所述的底层埋入式微米级三维薄膜电感器制造方法，其特征在于， 所述步骤（3)和步骤（12)中的HF水溶液还添加了NH4F。10. 根据权利要求7所述的底层埋入式微米级三维薄膜电感器制造方法，其特征在于，
【专利摘要】本发明涉及一种底层埋入式微米级三维薄膜电感器及其制造方法，本发明提出了底层埋入式的概念，即在底导线层光刻实现后不直接镀膜，而是采用刻蚀的方法使衬底下凹，再镀膜，将底导线层斜纹埋入凹槽，并通过控制厚度，让底导线层斜纹的顶部与衬底基本持平。然后在该平面上依次镀绝缘层、磁芯层、绝缘层、顶条纹导线层。通过纯光刻法，实现结构优良的三维薄膜电感器。并将尺寸减小到微米级。同时又保证生长的底导线层上平面与衬底面持平，使得其后的膜层生长在水平面上。成功的避免了磁性层的弯曲及各层在垂直平面方向部分交叠的情况，结构上达到了膜层在垂直方向上是完全分离且均是平整的效果,而且达到了较大的占空比和电感值。
【IPC分类】H01F27/24, H01F41/00, H01F27/28, H01F27/30
【公开号】CN105428034
【申请号】CN201510906003
【发明人】何兴伟, 方允樟, 李文忠, 马云, 金林枫
【申请人】浙江师范大学
【公开日】2016年3月23日
【申请日】2015年12月9日