鳍部件的结构及其制造方法
【技术领域】
[0001]本发明涉及集成电路器件，更具体地，涉及鳍部件的结构及其制造方法。
【背景技术】
[0002]半导体集成电路(1C)工业已经经历了快速增长。在1C演化过程中，功能密度(SP，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，使用制造工艺可以构建的最小部件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
[0003]这种按比例缩小也增大了处理和制造1C的复杂性，并且为了实现这些进步，需要1C处理和制造中的类似发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管来替代平面晶体管。虽然现有的FinFET器件和制造FinFET器件的方法通常能够满足它们的预期目的，但是它们不是在所有方面都完全令人满意。例如，期望具有较小宽度的鳍部件。
【发明内容】
[0004]为了解决现有技术中存在的问题，本发明提供了一种器件，包括:第一鳍部件，嵌入在设置在半导体衬底上方的隔离结构内，所述第一鳍部件具有第一侧壁和相对的第二侧壁以及从所述第一侧壁延伸至所述第二侧壁的顶面；第二鳍部件，设置在所述隔离结构上方并且具有第三侧壁和第四侧壁，其中，所述第三侧壁与所述第一鳍部件的所述第一侧壁对准；栅极介电层，直接设置在所述第一鳍部件的所述顶面上以及所述第二鳍部件的所述第三侧壁和所述第四侧壁上；以及栅电极，设置在所述栅极介电层上方。
[0005]在上述器件中，其中，所述第四侧壁直接设置在所述隔离结构上方。
[0006]在上述器件中，其中，所述器件还包括:第三鳍部件，设置在所述隔离结构上方并且具有第五侧壁，其中，所述第五侧壁与所述第一鳍部件的所述第二侧壁对准。
[0007]在上述器件中，其中，所述器件还包括:第三鳍部件，设置在所述隔离结构上方并且具有第五侧壁，其中，所述第五侧壁与所述第一鳍部件的所述第二侧壁对准，其中，所述第一鳍部件由第一半导体材料形成，并且所述第二鳍部件和所述第三鳍部件均由不同于所述第一半导体材料的第二半导体材料形成。
[0008]在上述器件中，其中，所述器件还包括:第三鳍部件，设置在所述隔离结构上方并且具有第五侧壁，其中，所述第五侧壁与所述第一鳍部件的所述第二侧壁对准，其中，所述第一鳍部件由第一半导体材料形成，并且所述第二鳍部件和所述第三鳍部件均由不同于所述第一半导体材料的第二半导体材料形成，其中，所述第二半导体材料包括单晶外延半导体材料。
[0009]在上述器件中，其中，所述器件还包括:第三鳍部件，设置在所述隔离结构上方并且具有第五侧壁，其中，所述第五侧壁与所述第一鳍部件的所述第二侧壁对准，其中，所述第二鳍部件与所述第三鳍部件间隔开，从而使得所述第二鳍部件与所述第三鳍部件彼此不物理接触。
[0010]在上述器件中，其中，所述器件还包括:第三鳍部件，设置在所述隔离结构上方并且具有第五侧壁，其中，所述第五侧壁与所述第一鳍部件的所述第二侧壁对准，其中，所述栅极介电层直接设置在所述第三鳍部件的所述第五侧壁上。
[0011 ] 在上述器件中，其中，所述第二鳍部件具有与所述第三鳍部件相同的宽度，所述宽度小于所述第一鳍部件的宽度。
[0012]在上述器件中，其中，所述第二鳍部件包括平行于第二部分的第一部分，其中，所述第一部分的半导体材料与所述第二部分中的半导体材料不同。
[0013]在上述器件中，其中，所述第二鳍部件包括平行于第二部分的第一部分，其中，所述第一部分的半导体材料与所述第二部分中的半导体材料不同，其中，所述第一部分的宽度与所述第二部分的宽度的总和小于所述第一鳍部件的宽度。
[0014]根据本发明的另一方面，提供了一种半导体器件，包括:第一半导体鳍部件，位于衬底上方；凹进的第一半导体鳍部件，嵌入在设置在所述衬底上方的隔离结构内；第二半导体鳍部件，设置在所述隔离结构上方并且具有第三侧壁和第四侧壁，其中，所述第三侧壁与所述第一半导体鳍部件的第一侧壁对准，所述第四侧壁直接设置在所述隔离结构上方；第三半导体鳍部件，设置在所述隔离结构上方并且具有第五侧壁和第六侧壁，其中，所述第五侧壁与第一半导体鳍部件的第二侧壁对准，所述第六侧壁直接设置在所述隔离结构上方；栅极堆叠件，设置在所述衬底上方，所述栅极堆叠件包裹在所述第一半导体鳍部件上方；以及另一栅极堆叠件，设置在所述衬底上方，所述另一栅极堆叠件包裹在所述第二半导体鳍部件和所述第三半导体鳍部件上方。
[0015]在上述半导体器件中，其中，所述第一半导体鳍部件由第一半导体材料形成，并且所述第二半导体鳍部件和所述第三半导体鳍部件均由不同于所述第一半导体材料的第二半导体材料形成。
[0016]在上述半导体器件中，其中，所述第二半导体鳍部件与所述第三半导体鳍部件间隔开，从而使得所述第二半导体鳍部件与所述第三半导体鳍部件彼此不物理接触。
[0017]在上述半导体器件中，其中，所述栅极堆叠件的栅极介电层直接设置在所述凹进的第一半导体鳍部件的顶面上、所述第二半导体鳍部件的所述第三侧壁和所述第四侧壁上、以及所述第三半导体鳍部件的所述第五侧壁和所述第六侧壁上。
[0018]在上述半导体器件中，其中，所述第二半导体鳍部件具有与所述第三半导体鳍部件相同的宽度，所述宽度小于所述第一半导体鳍部件的宽度。
[0019]在上述半导体器件中，其中，所述第二半导体鳍部件包括平行于第二部分的第一部分，其中，所述第一部分的半导体材料与所述第二部分中的半导体材料不同。
[0020]在上述半导体器件中，其中，所述半导体器件还包括:源极/漏极部件，位于所述衬底上方，并且位于所述栅极堆叠件旁边。
[0021]根据本发明的又一方面，提供了一种用于制造半导体器件的方法，所述方法包括:在衬底上方形成第一鳍部件；在所述第一鳍部件之间形成隔离区，其中，所述第一鳍部件的上部位于所述隔离区之上；在所述第一鳍部件的上部上方外延生长半导体材料层；在具有所述半导体材料层的所述第一鳍部件的部分上方形成伪栅极堆叠件；使所述伪栅极堆叠件旁边的所述第一鳍部件凹进以形成源极/漏极(S/D)凹槽；在所述S/D凹槽上方形成S/D部件；去除所述伪栅极堆叠件以暴露具有所述半导体材料层的所述第一鳍部件；使所述半导体材料层凹进以暴露所述第一鳍部件的顶面并且留下沿着所述第一鳍部件的侧壁的所述半导体材料层；以及选择性地去除所述第一鳍部件的上部，同时使得所述半导体材料层保持完整以形成第二鳍部件和第三鳍部件。
[0022]在上述方法中，其中，所述方法还包括:在所述衬底上方形成高k/金属栅极(HK/MG)堆叠件，所述HK/MG堆叠件包裹在所述第二鳍部件和所述第三鳍部件上方。
[0023]在上述方法中，其中，在所述衬底上方形成所述第一鳍部件包括:在所述衬底上方形成芯轴部件；在所述芯轴部件上方沉积材料层；各向异性地蚀刻所述材料层以形成沿着所述芯轴部件的侧壁的间隔件；以及选择性地去除所述芯轴部件，同时使得所述间隔件保持完整以形成所述第一鳍部件。
【附图说明】
[0024]当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1至图4A-图4B是根据一些实施例的示例性半导体器件的截面图。
[0026]图5是根据一些实施例的示例性半导体器件的图解立体图。
[0027]图6是沿着图5中的线A-A截取的示例性半导体器件的截面图。
[0028]图7是根据一些实施例的示例性半导体器件的图解立体图。
[0029]图8至图9、图10A至图10B和图11A至图11B是沿着图7中的线B_B截取的示例性半导体器件的截面图。
[0030]图12是根据一些实施例的用于制造半导体器件的示例性方法的流程图。
【具体实施方式】
[0031]以下公开内容提供了许多用于实现本发明的不同特征的许多不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0032]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
[0033]本发明针对但不以其他方式限制于FinFET器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS) FinFET器件和N型金属氧化物半导体(NMOS) FinFET器件的互补金属氧化物半导体(C