半导体器件及其形成方法
【技术领域】
[0001] 本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
【背景技术】
[0002] 随着半导体技术的发展，集成电路的集成度越来越高，器件的特征尺寸（CD)越来 越小。当器件的特征尺寸缩小到深亚微米（0.25微米以下称为深亚微米），器件的漏电流 增加，漏极感应势垒降低（Drain induction barrier lower, DIBL)效应以及短沟道效应 (SCE)等越来越明显，成为器件尺寸缩小的需要克服的主要问题。
[0003] 具有不惨杂沟道的FDSOI (Fully Depleted Silicon On Insulator，全耗尽绝缘体 上硅）结构的半导体器件（以下简称FD器件）可以克服器件尺寸缩小带来的各种问题，其 具体优点为：1)由于具有超浅结，因此FD器件可以抑制漏电流，控制SCE效应；2)由于沟道 不掺杂而消除了掺杂的随机波动，因此FD器件的易变性很低；3)由于FD器件是用埋层氧 化物与体衬底完全隔离的，因此FD器件的错误率很低；4)由于FD器件的源/漏通常是对 接厚绝缘体（例如FDS0I内的埋层氧化物），因此FD器件的结电容很低。
[0004] 现有技术中已经开发了多种FD器件结构，如FinFET (Fin Field-effect transistor，鳍式场效晶体管）、3 極结构、纳米线和 ETS0I (Extremely Thin Silicon On Insulator,超薄绝缘体上娃）。
[0005] 尽管每种器件结构有其自身的特殊优点和挑战，但ETS0I因其平面结构而特别引 人注意，它使ETS0I与主流平面CMOS制造过程完全兼容。与器件宽度是用鳍数目量子化的 FinFET不同，ETS0I可以有任意要求的宽度。此外，ETS0I是完全耗尽的，没有浮体效应。结 果，ETS0I电路实际上可以类似于常规体硅电路那样设计，因此能实现从体硅技术到ETS0I 的无缝设计迁移。最后，当与ETS0I-起采用超薄埋层氧化物（UTB0X)时，附加的器件调整 和功率管理可用加掺杂剂和/或衬底处反偏压实现。
[0006] 然而，现有超薄绝缘体上硅上形成的半导体器件性能不佳。
【发明内容】
[0007] 本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性 能。
[0008] 为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
[0009] 提供绝缘体上硅，所述绝缘体上硅依次包括衬底、绝缘层和顶硅层；
[0010] 在所述顶硅层上形成栅极结构；
[0011] 在所述栅极结构两侧形成侧墙；
[0012] 在所述侧墙两侧的顶硅层上形成半导体层；
[0013] 向所述半导体层及所述半导体层下方的顶硅层注入离子，直至形成重掺杂区；
[0014] 在离子注入后，去除所述侧墙以暴露所述侧墙下方的顶硅层；
[0015] 对所述暴露的顶硅层和至少部分厚度的所述半导体层进行轻掺杂离子注入工 艺；
[0016] 在所述轻掺杂离子注入工艺之后，进行退火工艺。
[0017] 可选的，所述退火工艺的退火温度范围为400°C~800°C，退火时间范围为 lOmin ~180min〇
[0018] 可选的，所述轻掺杂离子注入工艺所注入的离子为磷离子和砷离子的至少其中之 一，所述离子的掺杂浓度范围为lE14atom/cm2~lE16atom/cm2,所述离子的注入能量范围 为 lOOeV ~5KeV。
[0019] 可选的，所述轻掺杂离子注入工艺所注入的离子为硼离子和铟离子的至少其中之 一，所述离子的掺杂浓度范围为lE14atom/cm2~lE16atom/cm2,所述离子的注入能量范围 为 lOOeV ~5KeV。
[0020] 可选的，采用外延生长方法在所述顶硅层上形成所述半导体层。
[0021] 可选的，在去除所述侧墙后，对暴露的顶硅层和至少部分厚度的所述半导体层进 行金属化处理，直至形成金属硅化物层。
[0022] 可选的，形成在所述半导体层中的所述金属硅化物层厚度大于或等于形成在所述 顶硅层中的所述金属硅化物厚度，形成在所述顶硅层中的所述金属硅化物层的厚度大于或 等于所述顶硅层厚度。
[0023] 可选的，所述半导体层的厚度范围为50羞~1000農。
[0024] 可选的，所述顶硅层的厚度范围为60人~2(X)A。
[0025] 可选的，所述侧墙的厚度范围为50/\~500/\。
[0026] 可选的，在所述顶硅层上形成栅极结构后，且在所述栅极结构两侧形成所述侧墙 之前，还包括在所述栅极结构两侧形成偏置侧墙的步骤；所述轻掺杂离子注入工艺以所述 偏置侧墙和所述栅极结构为掩模；所述退火工艺使去除侧墙后暴露的所述顶硅层中形成偏 析轻掺杂区。
[0027] 为解决上述问题，本发明还提供了一种半导体器件，包括：
[0028] 绝缘体上娃，所述绝缘体上娃依次包括衬底、绝缘层和顶娃层；
[0029] 位于所述顶硅层上的栅极结构；
[0030] 还包括：
[0031] 位于所述栅极结构两侧顶硅层上的半导体层，所述半导体层与所述栅极结构之间 具有间隙；
[0032] 位于所述半导体层中和所述半导体层下方的顶硅层中的重掺杂区；
[0033] 位于所述间隙下方的顶硅层中和至少部分所述半导体层中的轻掺杂区。
[0034] 可选的，所述半导体层的厚度范围为50Λ~1000人。
[0035] 可选的，所述顶硅层的厚度范围为60Α~200Α。
[0036] 可选的，所述间隙的宽度范围为50Α~500Α。
[0037] 可选的，还包括位于所述间隙下方的顶硅层中和至少部分所述半导体层中的金属 石圭化物层。
[0038] 可选的，所述栅极结构两侧还具有偏置侧墙，所述间隙下方的顶硅层中还具有偏 析轻掺杂区。
[0039] 与现有技术相比，本发明的技术方案具有以下优点：
[0040] 本发明的技术方案中，先在绝缘体上硅的顶硅层上形成栅极结构，然后并不进行 轻掺杂离子注入工艺，而是在所述栅极结构两侧形成侧墙，并在所述侧墙两侧的顶硅层上 形成半导体层，之后向所述半导体层及所述半导体层下方的顶硅层注入离子，直至形成重 掺杂区，在离子注入后，去除所述侧墙以暴露所述侧墙下方的顶硅层，此时，再对所述暴露 的顶硅层和至少部分厚度的所述半导体层进行轻掺杂离子注入工艺，并进行退火工艺，从 而形成半导体器件。所述形成方法将重掺杂区的形成工艺和轻掺杂离子注入工艺较调整到 形成半导体层之后，因此，可以防止晶体结构的顶硅层在形成半导体层之前被非晶化，从而 保证半导体层顺利形成，从而提高最终所形成的半导体器件的性能。
[0041] 进一步，侧墙的厚度范围为50A~50(),\。侧墙正下方的顶硅层后续用于形成轻掺 杂区，而侧墙两侧的顶硅层后续用于形成重掺杂区，因此，侧墙的厚度影响后续形成的重掺 杂区到沟道区的距离，同时影响轻掺杂区的宽度范围。可见，侧墙的厚度是一个重要的尺寸 因素。如果侧墙的厚度范围大于500人，则重掺杂区到沟道区的距离太大，对半导体器件的 性能产生不利影响。如果侧墙的厚度范围小于50A，则轻掺杂区的宽度太小，同样对半导 体器件的性能产生不利影响。
【附图说明】