一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]在先进半导体器件的制造工艺中，嵌入式锗硅工艺可以明显增强PMOS的性能。为了获得更大的工艺窗口和更好的电学性能，通常是先在栅极的两侧形成侧壁结构，然后形成嵌入式锗硅。
[0003]在现有的嵌入式锗硅工艺中，通常在PMOS的源/漏区形成Σ状凹槽以用于在其中选择性外延生长嵌入式锗硅，Σ状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。通常采用先干法蚀刻再湿法蚀刻的工艺形成Σ状凹槽，在形成Σ状凹槽之前，需要先形成仅遮蔽NMOS的掩膜层，再在露出的PMOS的源/漏区形成碗状凹槽。由于形成所述掩膜层和碗状凹槽时采用的蚀刻气体均含有氟基气体，蚀刻结束之后在碗状凹槽的侧壁和底部会形成碳氟聚合物，进而影响对于后续形成的Σ状凹槽的宽度的控制，也会影响后续嵌入式锗硅在Σ状凹槽中的外延生长，最终导致PMOS性能的下降。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有栅极结构以及位于所述栅极结构两侧的侧壁结构；在所述半导体衬底上形成掩膜层，覆盖所述栅极结构和所述侧壁结构；蚀刻去除覆盖在所述PMOS区的掩膜层；实施第一灰化处理，以去除所述蚀刻所产生的残留于所述PMOS区的半导体衬底和侧壁结构的表面的聚合物；在露出的所述PMOS区的栅极结构两侧的半导体衬底中形成U形凹槽；实施第二灰化处理，以去除残留于所述U形凹槽的侧壁和底部的所述聚合物；蚀刻所述U形凹槽，以形成Σ状凹槽。
[0006]在一个示例中，所述掩膜层包括自下而上层叠的缓冲层和应力材料层。
[0007]在一个示例中，形成所述掩膜层之后，还包括在所述掩膜层上依次形成BARC层和仅覆盖所述NMOS区的光致抗蚀剂层的步骤。
[0008]在一个示例中，蚀刻去除覆盖在所述PMOS区的掩膜层之前，还包括去除覆盖在所述PMOS区的BARC层的步骤。
[0009]在一个示例中，采用干法蚀刻去除覆盖在所述PMOS区的BARC层，蚀刻气体包括
SO2 和 N2O
[0010]在一个示例中，蚀刻去除覆盖在所述PMOS区的应力材料层包括主蚀刻和过蚀刻，所述主蚀刻的蚀刻气体包括CF4、Ar和02，所述过蚀刻的蚀刻气体包括CH3F、He和02。
[0011]在一个示例中，蚀刻去除覆盖在所述PMOS区的缓冲层的蚀刻气体包括CF4和Ar。
[0012]在一个示例中，所述第一灰化处理是在N2和H2的氛围下进行的，所述H2的含量为4% -40%，温度为 25°C -400°C。
[0013]在一个示例中，采用各向异性的干法蚀刻形成所述U形凹槽，蚀刻气体包括HBr、Cl2、He和O2在内的非氟基气体。
[0014]在一个示例中，所述第二灰化处理是在高浓度的H2的氛围下进行的，所述H2的含量为 40% -100%，温度为 3000C -4000C ο
[0015]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0016]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0017]根据本发明，可以有效控制所述Σ状凹槽的最宽处的尺寸，同时使形成的所述Σ状凹槽的侧壁和底部的表面有利于后续嵌入式锗硅的外延生长。
【附图说明】
[0018]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0019]附图中:
[0020]图1A-图1D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0021]图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0022]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0023]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0024]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0025][示例性实施例一]
[0026]参照图1A-图1D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0027]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为NMOS区和PMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0028]在半导体衬底100上形成有栅极结构，作为示例，栅极结构包括依次层叠的栅极介电层102a、栅极材料层102b和栅极硬掩蔽层102c。栅极介电层102a包括氧化物层，例如二氧化硅(S12)层。栅极材料层102b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层102c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(S1N)层。栅极介电层102a、栅极材料层102b以及栅极硬掩蔽层102c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
[0029]此外，作为示例，在半导体衬底100上还形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构103。其中，侧壁结构103由氧化物、氮化物或者二者的组合构成。在形成侧壁结构103之前，还包括LDD注入以在源/漏区形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。在形成侧壁结构103之后，还包括源/漏注入。
[0030]接下来，在半导体衬底100上依次沉积缓冲层104和应力材料层105，覆盖栅极结构和侧壁结构103。作为示例，缓冲层104可以为氧化物层或氮氧化硅层，厚度为80-150埃，优选100埃；应力材料层105为可以为具有拉应力的氮化硅层，厚度为150-500埃。缓冲层104和应力材料层105共同构成后续在PMOS区形成Σ状凹槽的掩膜层。
[0031]接下来，在应力材料层105上依次形成底部抗反射涂层(BARC层)106和光致抗蚀剂层107，然后通过曝光、显影等工艺去除覆盖在PMOS区的光致抗蚀剂层107。
[0032]接着，如图1B所示，去除覆盖在PMOS区的BARC层106、应力材料层105和缓冲层104。作为示例，实施三步蚀刻完成所述去除:执行第一步蚀刻以去除覆盖在PMOS区的BARC层106，蚀刻气体包括SO2和N2 ;执行第二步蚀刻以去除覆盖在PMOS区的应力材料层105，所述第二步蚀刻包括依次实施的主蚀刻和过蚀刻，主蚀刻的蚀刻气体包括CF4、A