具有通孔条的半导体器件的制作方法
【专利说明】具有通孔条的半导体器件
优先权要求
[0001]本申请要求于2013年9月27日提交的题为“具有通孔条的半导体器件(SEMICONDUCTOR DEVICE WITH VIA BAR)” 的美国专利申请N0.14/040，223的优先权，该专利申请通过援引纳入于此。
公开领域
[0002]所揭示的实施例涉及用于半导体器件的通孔条。更具体地说，示例实施例涉及单个或多个封装半导体器件，该单个或多个封装半导体器件包括玻璃通孔条，并且可任选地包括玻璃中介体以将半导体管芯与一个或多个存储器管芯耦合。
发明背景
[0003]半导体器件应用，尤其是移动设备应用的最新趋势包括朝着高性能等级同时维持低功耗、低成本和小面积的推动。为了实现这些目标，供应商和半导体器件制造商正在探索增加器件的存储容量、降低封装尺寸、提高可测性、以及在器件封装内有效集成无源组件的方案。将会结合几个示例简要讨论与器件封装有关的现有技术以说明已知方案的好处和缺点。
[0004]首先，参考图1，将讨论多重封装方案。图1示出了传统的层叠封装(PoP) 100 WoP100包括至少两个图示的封装102和104，它们彼此附连。封装104包括逻辑管芯106，封装102包括一个或多个存储器管芯，例如存储器管芯108a和108b。因此，逻辑管芯106和存储器管芯108a-108b可分开封装并且这些封装彼此附连。焊线114和/或穿模通孔(TMV) 112也通常被用于电连接逻辑管芯106和存储器管芯108a-b。
[0005]在示出的配置中，PoP100具有数个具有吸引力的特征。一般来说，其允许逻辑管芯106和存储器管芯108a-b非常接近并能控制两者的相对位置。个体管芯的可测性可得到提高，因为逻辑管芯和存储器管芯可被分开测试，并且仅通过测试的管芯(也称为“已知合格管芯”)才被封装。这能保持低成本并允许针对特定处理器定制存储器需求的能力。此外，在采购存储器管芯108a-b方面也具有更好的灵活性。例如，存储器管芯108a-b可包括动态随机存取存储器(DRAM)。例如，不同尺寸和/或来自不同供应商/制造商的DRAM管芯可被方便地集成到封装102中，以适应集成在逻辑管芯106上的处理器的特定需求。
[0006]然而，PoP 100有若干缺陷。通常，例如PoP 100之类的PoP结构包括包含逻辑和存储器管芯的封装的垂直堆叠。这导致PoP 100的总高度的不希望的增加。此外，焊线114在逻辑管芯106和存储器管芯108a-b之间建立长路径。由于需要贯穿封装/模具的厚度以使得逻辑管芯106和存储器管芯108a-b互连，因而TMV 112的间距会较高。此外，无源器件(例如示出的电容器110)在典型的PoP结构中不能被有效集成，这会导致占用面积增大(水平面积)。窄输入/输出(I/O)接口，或者说，缺乏对宽I/O接口的支持被视为PoP 100的另一个限制。
[0007]不同于如PoP100那样将逻辑管芯和存储器管芯分开封装，单个封装方案也是业内熟知的，并且结合图2-3将描述单个封装方案。在图2中，示出了称为“3D封装”的结构200。3D封装200包括统一的封装202，其封装了逻辑管芯204以及DRAM管芯206。逻辑管芯204和DRAM管芯206是垂直集成的。3D封装200相对于PoP 100的一个改进是互连208(例如逻辑管芯204和DRAM管芯206之间的互连)的长度被显著减小，这是由于不再需要贯穿封装模具的缘故。此外，3D封装200可支持很宽的I/O接口，这允许高带宽存储器访问。
[0008]然而，3D封装200也有若干缺陷。统一的封装结构导致了至少在I/O标准化之前在采购DRAM管芯方面的灵活性丧失。再一次的，由于逻辑管芯200和DRAM管芯206的垂直封装的缘故，3D封装200的封装高度依旧较高(尽管低于PoP 100)。因为很难遏制热量从逻辑管芯204传播至DRAM管芯206，散热管理是一个问题。此外，一般需要重分布层(RDL)210来实现DRAM管芯206和逻辑管芯204的集成。RDL 210会很贵并因而增加3D封装200的成本。
[0009]图3示出了另一种单个封装方案，在此处称为“2.f5D封装”。更具体地，图3示出了具有中介体300的2.5D封装，包括封装302。封装302同样在单个封装或模具中封装逻辑管芯304和DRAM管芯302。与上述3D封装200中垂直堆叠逻辑管芯204和DRAM管芯206不同，封装302引入了逻辑管芯304和DRAM管芯306的并排布置。逻辑管芯和存储器管芯通过中介体结构相连，通过该中介体结构可建立电连接。如图所示，封装302包括形成在基板312上的中介体308。中介体308—般是由硅形成，并且包括用于连接两个管芯的透硅通孔(TSV)310。该中介体配置被视为能维持较低的互连长度，并且同时支持宽I/O接口以用于高带宽存储器访问。中介体308还为逻辑管芯304和DRAM管芯306提供额外的结构性支持。重要的是，由于逻辑管芯304和DRAM管芯306的水平的并排布置，而不是如上述3D封装200和PoP 100那样将它们垂直堆叠，封装302的高度较低。这也使得热管理改善，因为热量不会直接从逻辑管芯304传播到DRAM管芯306。
[0010]然而，具有中介体300的2.封装也有若干缺陷。典型的中介体成本较高，并且TSV技术也很昂贵。此外，该结构是以大封装占用面积为代价来降低封装高度的。
[0011]参考图4，示出了根据申请人共同拥有并待审的申请号为13/766，218，题为“具有堆叠存储器元件的半导体器件以及在半导体器件上堆叠存储器元件的方法”的美国专利申请的封装400。封装400克服了上述图1-图3所讨论的封装100-300的数个缺陷，并提供具有改善的机械稳定性和热管理的堆叠布置，并同时减小了封装的占用面积。在相关方面，图4示出了封装400，封装400包括安装在包括重分布层(RDL)406的封装基板404上的逻辑管芯402。第一存储器器件DRAM 410通过位于重分布层406上的第一位置处的微凸块416耦合到重分布层406，以使得半导体管芯402能够与第一存储器器件410通信。由硅形成的中介体(中介体418)安装在RDL 406上，与DRAM 410相邻。中介体418上的微凸块424提供中介体418与重分布层406上的第二位置之间的电连接。中介体418还包括通孔(未示出)(诸如TSV)，以将中介体418的顶表面422上的位置连接到微凸块424并提供穿过中介体418的电通路。逻辑管芯402、中介体418和DRAM 410的这种配置提供了堆叠布置的机械稳定性，同时与例如具有中介体300的2.封装相比较减小了占用面积。
[0012]此外，第二存储器器件DRAM426可通过微凸块428安装于并耦合到中介体418，以提供DRAM 426和中介体418之间的电连接。有益地，与共面安装布置或PoP 100相比，此布置还缩短了DRAM 426和逻辑管芯402之间的电连接的长度。可导热的分隔件430可安装在DRAM410的顶表面412的剩余部分上。分隔件430可用硅或具有类似热和机械性质的其他材料形成，并且可通过均衡包括第一和第二存储器器件的模塑封装中的机械应力来增强机械完整性以及增强热传递。因此，与例如3D封装200相比，封装400也可提供改善的热管理方案。
[0013]然而，在一些方面，硅中介体418也涉及使用昂贵的TSVJSV技术会对间距施加限制，并可能例如将中介体418的厚度限制为lOOum。为了保持机械稳定性并防止存储器器件(例如DRAM 100)和中介体418在被称为“第一层”管芯上的过度悬突，对中介体418的尺寸进行了限制，前述“第一层”管芯包括逻辑管芯402和RDL 406。换句话说，中介体418的尺寸取决于、或者受限于逻辑管芯402的尺寸，而其进而又对TSV布置和穿过中介体418的互连设计施加限制。此外，封装400被配置用于单个封装方案，并没有提供在PoP方案中具备的灵活设计选择。测试可在最终封装级执行。用于确定已知合格芯片的晶片级测试是可能的，但精细间距TSV测试不能被执行。
[0014]因此，需要一种能够克服前述缺陷的半导体器件封装结构，同时还提供期望的特征，例如低封装高度、小占用面积、DRAM采购灵活性、最小化或者消除RDL层、低成本中介体，等等。
概述
[0015]所揭示的实施例针对形成玻璃通孔条结构的系统和方法。
[0016]更具体地说，一示例性实施例针对一种半导体器件，包括:耦合至基板的第一表面的逻辑管芯的第二表面和第一通孔条的第二表面，耦合至第一通孔条的第一表面的第一存储器管芯的第二表面，第一存储器管芯的第二表面的一部分在逻辑管芯的第一表面上延伸，以使得逻辑管芯和第一存储器管芯垂直交错，并且第一存储器管芯通过第一通孔条电耦合至逻辑管芯。
[0017]另一示例性实施例针对一种形成半导体器件的方法，该方法包括:在基板的第一表面上形成逻辑管芯和第一通孔条，