P型的第一源极区108。在示于图2Α的范例及示于图2Β的比较例中，Lt皆等于0.3微米，L1^L 2皆等于
0.15微米。在比较例中，由于在读取时，第一源极区108与第二源极区110之间的ρ-η结是反向偏压，因此ID电流是由能带间的穿隧所主导，并强烈地受到Vd偏压所影响。而在源极触点118Α亦连接至η型源极区的范例中，InrVti曲线表现出η型通道读取的典型特性。
[0051]图3显示根据一实施例的范例及其比较例在擦除根据范例及比较例的薄膜晶体管时的特性。在所有的范例及比较例中，Lt皆等于0.3微米。当η型的第二源极区110的长度够短，例如等于或小于0.02微米，P型的第一源极区108所提供的空穴可更轻松且快速地通过第二源极区110。因此，可进一步地改善擦除速度。根据一实施例，源极触点可同时连接P型的第一源极区108及η型的第二源极区110 二者。或者，根据另一实施例，源极触点可以只连接P型的第一源极区108。
[0052]现在请参照图4Α-图11Β，其绘示根据一实施例的三维存储器的制造方法，其中以「B」所标示的图式为沿着以「Α」所标示的图式中的Β-Β’线的剖面图。首先，如图4Α及图4Β所示，提供一基板202，并在基板202形成由交替层叠的多个导电层206及多个绝缘层208构成的一叠层210。在一实施例中，一埋层204可形成于基板202与叠层210之间。
[0053]形成三维存储器的一薄膜晶体管的一源极区S，如图5Α-图6Β所示。请参照图5Α及图5Β，形成穿过叠层210的一穿孔212。请参照图6Α及图6Β，在穿孔212的侧壁上形成一η型惨杂层214，并填充一 P型惨杂材料216至穿孔212中η型惨杂层214上。在一实施例中，η型掺杂层214的厚度可等于或小于0.02微米。
[0054]形成所述薄膜晶体管的一漏极区D，如图7Α-图7Β所示。漏极区D与源极区S彼此分开。形成分别连接至叠层210的导电层206的一系列穿孔218。可在穿孔218的侧壁上形成一绝缘层220。接着刻蚀以移除多余的材料，并填充一 η型掺杂材料222至此系列穿孔218中。
[0055]形成位线224及字线232，如图8A-图1OB所示。请参照图8A及图8B，图案化叠层210，以形成多个字元线224，其由沟槽226所分开。请参照图9A及图9B，在位线224之间的沟槽226的侧壁上形成一氧化物-氮化物-氧化物(ONO)结构228，并填充一导电材料230 (例如多晶硅)至沟槽226中。请参照图1OA及图10B，通过图案化导电材料230形成多个字元线232。
[0056]形成源极区S、漏极区D、位线224及字线232的顺序可彼此交换。接着，请参照图1IA及图11B，形成一源极触点236及多个漏极触点238。在一实施例中，源极触点236同时连接P型掺杂材料216及η型掺杂层214。或者，在另一实施例中，源极触点236连接ρ型掺杂材料216，但不连接η型掺杂层214。漏极触点238连接系列穿孔218中的η型掺杂材料 222。
[0057]根据上述的方法，可轻易地建造根据实施例的其中提供有稳定且快速的空穴来源的三维存储器。然而，此一方法只供解释之用，也可实施其他建造根据实施例的三维存储器的制造方法。
[0058]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种三维存储器，包括: 一薄膜晶体管，具有分开设置的一源极区及一漏极区，其中该源极区包括一第一源极区及一第二源极区，该第二源极区设置于该第一源极区与该漏极区之间，且其中该第一源极区为P型掺杂、该第二源极区为η型掺杂、该漏极区为η型掺杂。2.根据权利要求1所述的三维存储器，更包括: 一源极触点，同时连接该第一源极区及该第二源极区；以及 一漏极触点，连接该漏极区。3.根据权利要求1所述的三维存储器，更包括: 一源极触点，连接该第一源极区，但不连接该第二源极区；以及 一漏极触点，连接该漏极区。4.根据权利要求3所述的三维存储器，其中该第二源极区的长度等于或小于0.02微米。5.根据权利要求1所述的三维存储器，其中该第二源极区的长度等于或小于0.02微米。6.根据权利要求1所述的三维存储器，更包括: 一基板；以及 一位线，设置在该基板上； 其中该源极区及该漏极区是沿着该位线设置，且未直接接触该基板。7.—种三维存储器的制造方法，包括: 在一基板上形成由交替层叠的多个导电层及多个绝缘层构成的一叠层； 形成该三维存储器的一薄膜晶体管的一源极区，包括: 形成穿过该叠层的一穿孔； 在该穿孔的侧壁上形成一 η型掺杂层；及 填充一 P型掺杂材料至该穿孔中该η型掺杂层上；以及 形成该薄膜晶体管的与该源极区彼此分开的一漏极区，包括: 形成分别连接至该叠层的该些导电层的一系列穿孔；及 填充一 η型掺杂材料至该系列穿孔中。8.根据权利要求7所述的三维存储器的制造方法，更包括: 形成同时连接该P型掺杂材料及该η型掺杂层的一源极触点；以及 形成连接该系列穿孔中的该η型掺杂材料的多个漏极触点。9.根据权利要求7所述的三维存储器的制造方法，更包括: 形成连接该P型掺杂材料但不连接该η型掺杂层的一源极触点；以及 形成连接该系列穿孔中的该η型掺杂材料的多个漏极触点。10.根据权利要求7所述的三维存储器的制造方法，其中该η型掺杂层的厚度等于或小于0.02微米。
【专利摘要】本发明公开了一种三维存储器及其制造方法。根据一实施例，此种三维存储器包括一薄膜晶体管。此一薄膜晶体管具有分开设置的一源极区及一漏极区。源极区包括一第一源极区及一第二源极区，第二源极区设置于第一源极区与漏极区之间。第一源极区为p型掺杂，第二源极区为n型掺杂，漏极区为n型掺杂。
【IPC分类】H01L27/115, H01L21/8247
【公开号】CN105590934
【申请号】CN201410647980
【发明人】萧逸璿, 陈威臣
【申请人】旺宏电子股份有限公司
【公开日】2016年5月18日
【申请日】2014年11月13日