无结垂直三维半导体器件的制作方法
【技术领域】
[0001]本发明涉及一种垂直三维半导体器件以及用于制造这种器件的方法。
【背景技术】
[0002]半导体制造和处理技术在过去50年中的进步，使得集成电路持续具有更小形体尺寸的晶体管器件，这允许在一块芯片上封装更多的电路。这每单位面积增加的容量通常会降低成本或增加功能性以致集成电路中的晶体管数量大体上每两年增加一倍。结果，随着时间的推移，已经提供了可以具有增加功能性的更符合成本效益的电子器件的生产。通常，由于晶体管器件的形体尺寸缩小，器件的性能、每单位的成本以及开关功率消耗降低而速度增加。
[0003]然而，随着时间的推移，由于组成构建块(constituent building block)，即半导体结构，的尺寸变得越来越小，晶体管的缩放变得越来越困难。具有纳米级形体的晶体管不仅需要昂贵的制造技术和工艺，而且小尺寸还可能导致性能受限。作为例子，为了克服例如短沟道效应和漏电流，CMOS技术缩放进入纳米量级(nanometer regime)需要替代的器件结构。
[0004]作为替代，垂直器件概念，即基于电流方向是垂直于器件平面的，其允许诸如晶体管的器件元件的有效堆叠，导致形成的堆叠具有每单位面积增加的容量。垂直器件概念还允许在集成电路中的晶体管的增加平行化。
[0005]随着对于改善的具有增加的晶体管密度的集成电路的需求的不断增加，必须形成在垂直堆叠中的晶体管器件的数量也在增加。然而，堆叠的缩放，不仅增加了器件的制造和处理需求，而且还导致了用于器件工作所需的驱动电流增加。较大的驱动电流导致增加的功耗还有器件损坏或故障的风险。
[0006]因此，需要允许提高晶体管器件耐久性的新的垂直器件概念。
【发明内容】
[0007]本发明的一个目的是提供上述技术和现有技术的改进。
[0008]特定目的是提供一种垂直三维，3D，半导体器件，其允许增加容量、工作速度还有缩放的优势。
[0009]通过根据本发明独立权利要求的垂直三维半导体器件来实现从本发明的下列描述中将是显而易见的这些和其它目的还有优点。在从属权利要求中定义了优选的实施例。
[0010]因此提供了一种垂直三维半导体器件，包括:源极层，位于衬底上；重复序列的水平的层堆叠，位于源极层上，每个序列包括电隔离层和导电栅极层，其中层堆叠的电隔离层与源极层接触，垂直沟道结构延伸穿过水平的层堆叠，金属漏极排布在水平的层堆叠和垂直沟道结构之上，其中排布该源极层以将电荷载流子注入到垂直沟道结构中，排布该金属漏极以从垂直沟道结构提取电荷载流子，并且其中垂直沟道结构的导电率响应于施加至水平的层堆叠的导电栅极层上的电偏压而改变。
[0011]通过本发明的手段可能调节金属漏极的电阻。通过调节金属漏极的电阻，可以改善晶体管的尺寸并因此改善晶体管的密度。使用金属漏极允许低的漏极电阻，其带来的是可以减小垂直三维半导体器件的晶体管的尺寸。而且使用具有相对来说低电阻的金属漏极将会导致在器件工作期间产生较少的热量。产生较少热量的事实会导致可以将更多的晶体管包括在同一器件中。这可以有利地通过增加三维半导体器件的堆叠中的层的数量来实现。换句话说，可以在彼此的顶部上堆叠更多的晶体管并且在同时使得过热、损坏和故障的风险降低。还有当使用金属漏极时，可以降低为了操作器件所需要的电压。
[0012]而且，可以通过选择在金属漏极中使用的一个或多个金属来调节阈值电压，即通过形成导电沟道而操作器件所需要的电压，因为阈值电压受半导体和在金属漏极中使用的一个或多个金属之间的功函数差影响。
[0013]应当注意本申请的上下文中，术语“垂直沟道结构”可以是用于形成垂直三维器件的垂直沟道的任何材料或结构。
[0014]垂直三维半导体器件可以是无结器件，其优势在于:在该器件中很少或不存在耗尽区。而且，可以将该器件制造得更小，结果是可以实现更高的晶体管密度。此外，该器件可以变得更易于制造以及制造成本降低。
[0015]垂直沟道结构可以包括高迀移率半导体材料。由于材料的电荷载流子表现出增大的迀移率，因此高迀移率半导体材料的使用致使所使用的材料的内部电阻的降低。因此，可以抵消器件中不希望产生的热量。而且，电荷载流子增加的迀移率会引起可能设计更快的器件。
[0016]应当注意在本发明的上下文内，术语“高迀移率材料”可以是具有超过硅的电荷载流子迀移率的任何材料。
[0017]垂直沟道结构的侧壁表面可以至少部分地被电介质层覆盖。因此该电介质层可以充当栅极氧化物，将该栅极与器件的晶体管的源极和漏极分隔开，由此抵消不希望的电流泄露。
[0018]应当注意在本发明的上下文内，术语“侧壁表面”可以是垂直或基本上垂直于衬底的垂直沟道结构的任意表面。
[0019]电介质层可由多个层形成，有利的是可以实现更复杂的器件。例如，可以引入电荷捕获层以允许捕获电介质层内的电荷。通过向电荷捕获层选择性注入电荷，可以实现存储效应，其中在电荷捕获层的特定区域中的电荷的存在例如指示一值被存储。而且，通过读出电荷捕获层的上面的存储效应的状态，可能感应出电荷捕获层的特定位置中电荷的存在。
[0020]高迀移率半导体材料可以选自由II1-V族半导体材料、I1-VI族半导体材料、IV-1V族半导体材料和Ge组成的组，其优势在于可以将三维半导体器件的特性调节为适合特定的需要或期望。
[0021]金属漏极可以包括过渡金属和/或贵金属，其优势在于可以实现低电阻漏极。
[0022]金属漏极可以包括选自由Cu、Al、T1、W、N1、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组的金属，其优势在于可以将金属漏极的属性调节为适合特定的需要或期望。
[0023]源极层可以包括过渡金属和/或贵金属，其优势在于可以调节源极层的属性。
[0024]源极层可以包括选自由Cu、Al、T1、W、N1、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组的金属，其优势在于可以将源极层的属性调节为适合特定的需要或期望。
[0025]水平堆叠的栅极层可以包括过渡金属和/或贵金属，其优势在于可以调节栅极层的属性。
[0026]水平堆叠的栅极层可以包括选自由Cu、Al、T1、W、N1、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组的金属，其优势在于可以将栅极层的属性调节为适合特定的需要或期望。
[0027]层堆叠中的隔离层可以包括选自由多晶硅、Si0、SiN、Si0N、Al203、AlN、Mg0和碳化物组成的组的材料，其优势在于可以将隔离层的属性调节为适合特定的需要或期望。
[0028]该器件可以是存储器件或逻辑器件。
[0029]根据另一发明方面，公开了一种用于制造垂直三维半导体器件的方法，包括:提供半导体衬底;在衬底上提供虚源极层;在虚源极层上提供重复序列的水平的层堆叠，每个序列包括电隔离层和虚导电栅极层，其中电隔离层与虚源极层接触;提供垂直沟道结构，其穿过水平的层堆叠而延伸;提供金属漏极，其排布在水平的层堆叠和垂直沟道结构之上;提供垂直开口，其穿过水平的层堆叠和虚源极层，该垂直开口与垂直沟道结构有一定距离；用源极层取代虚源极层并且用导电栅极层取代虚导电栅极层。
[0030]根据实施例，虚源极层和虚导电栅极层包括不同材料。
[0031]根据实施例，取代虚源极层包括蚀刻虚源极层并以(最终的)源极材料再填充所蚀刻的源极层，由此形成源极层。根据实施例，在以(最终的)源极材料再填充之前，可以在所蚀刻的源极层的侧壁处提供用于肖特基势皇调节的界面层。
[0032]根据实施例，取代虚导电栅极层包括蚀刻虚导电栅极层并以(最终的)栅极材料再填充所蚀刻的导电栅极层，由此形成导电栅极层。根据实施例，在以(最终的)栅极材料再填充之前，可以在所蚀刻的栅极层的侧壁处提供用于肖特基势皇调节的界面层。
[0033]当研究所附权利要求和下面的描述时，本发明的进一步的特征和优点将会变得显而易见。所属领域技术人员将会认识到，可以在不脱离本发明的范围的前提下，组合本发明的不同特征以产生不同于下文中描述的那些的实施例。
【附图说明】
[0034]现在将通过实例的方式，参考所附示意图描述本发明的实施例，其中: